Main Memory and DRAM Generations (メインメモリと DRAM 世代)
DRAM の基礎構造から DDR5/LPDDR6/GDDR7/HBM4 までの世代進化を帯域・容量・電力・コストの 4 軸で整理。TSV 物理実装は tech-84/tech-94 に委譲し、メモリとしての規格視点を俯瞰する。
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DRAM はスマートフォンから AI 訓練クラスタまで、あらゆる演算系の「一次記憶」として 40 年以上君臨する。DDR5 のサーバ高帯域化、LPDDR6 のモバイル低消費電力化、GDDR7 のゲーム GPU 採用、HBM4 の AI アクセラレータ向け ~2 TB/s 達成など、2025 年は DRAM 世代交代の集中期である。本記事はメモリ規格・帯域・容量・電力・コストの視点で各系統を俯瞰する。TSV 積層の物理実装とインターコネクト設計は semiconductor-interconnect（tech-84）と semiconductor-packaging（tech-94）に委譲する。
DRAM の基礎構造
DRAM は 1T1C（1 トランジスタ + 1 キャパシタ）セルで構成される。キャパシタに蓄積された電荷がビット「1」「0」を表し、トランジスタがアクセスを制御する。SRAM（6T フリップフロップ）と比較して面積効率が大幅に高いが、リーク電流によって電荷が放電するため 定期的なリフレッシュ（典型 64 ms 以内に全行）が必要である。リフレッシュ中はアクセスができないため、リフレッシュオーバーヘッドは容量増加に伴って問題化している。
アクセス手順は Row Address → CAS Address の 2 フェーズ（RAS-CAS レイテンシ）。バンク並列化（4〜32 バンク）とデュアルチャネル/クワッドチャネル構成によって実効帯域幅を拡大する。
DDR — デスクトップ・サーバ向け主流 DRAM
DDR（Double Data Rate） は SDRAM をベースに、クロックの立ち上がりと立ち下がりの両エッジでデータを転送する。DDR4（2014 年〜）は 1600〜3200 MT/s、64 bit 幅で最大 25.6 GB/s（シングルチャネル）を実現。現在も主流だが DDR5 への移行が進む。
DDR5（JEDEC JESD79-5、2020 年〜）は主要な改善点として以下を持つ:
- データレート: 4800〜8800 MT/s（JEDEC 標準上限）、OC メモリは 9000+ MT/s に到達
- 1 チャネルを 32 bit × 2 サブチャネルに分割、バンクグループ数増加で効率向上
- オンダイ ECC（Inline ECC）でデータ信頼性向上
- 電圧 1.1 V（DDR4: 1.2 V）で電力効率改善
- MRDIMM（Multiplexed Rank DIMM）: サーバ向けマルチランク拡張、2024〜2025 年に主要 OEM が採用
- MCR-DIMM（Multi-Channel Rank DIMM）: DDR5 の 2 チャネル帯域幅をさらに倍増させるサーバ向け DIMM
DDR6: 2024 年末に JEDEC がドラフト策定開始。8800〜最大 17600 MT/s を目標とし、量産は ~2027 年が想定される。情報カットオフ ~2025-08 のため、2026-05 時点での確定仕様は外部検証未実施 [VERIFY]。
LPDDR — モバイル・エッジ向け低電力 DRAM
LPDDR（Low Power DDR） はスマートフォン・タブレット・薄型 PC 向けに設計された低電力 DRAM。パッケージオンパッケージ（PoP）でプロセッサと積層するため、基板面積・信号経路を最小化できる。
| 規格 | 速度 | 電圧 | 主な採用 |
|---|---|---|---|
| LPDDR4X | 4266 MT/s | 0.6 V | 旧世代スマートフォン |
| LPDDR5 | 6400 MT/s | 0.5 V | スマートフォン主流 |
| LPDDR5X | 最大 9600 MT/s | 0.5 V | ハイエンド SoC（Apple M シリーズ等） |
| LPDDR6 | 10677〜14400 MT/s | 0.5 V | 2025-07 JEDEC JESD209-6 公開 |
LPDDR6（JESD209-6）は 2025 年 7 月に JEDEC が正式公開した DDR6 世代の初規格。LPDDR5X 比で帯域幅が大幅に拡大し、AI エッジ推論向けの On-Device AI を強化する。Apple Silicon（M シリーズ）のユニファイドメモリアーキテクチャでは LPDDR が CPU/GPU/Neural Engine の共有メモリとして機能し、帯域効率が重要なパラメータになっている。
GDDR — GPU・コンシューマ向け高帯域 DRAM
GDDR（Graphics DDR） は GPU フレームバッファ専用に最適化された高帯域幅 DRAM。GDDR6 は 16 Gbps/pin で普及し、GDDR6X（Micron）は PAM4 変調で最大 21 Gbps/pin、NVIDIA RTX 4090 では 384 bit × 21 Gbps ≒ 1 TB/s の帯域幅を実現。
GDDR7（JEDEC 2024 年 3 月正式公開）:
- 最大 32 Gbps/pin（ロードマップで 48 Gbps/pin を目標）
- PAM4 + NRZ を用途別に切替可能
- NVIDIA Blackwell（RTX 5090 等）が GDDR7 を採用（2025 年量産開始）
- 28 GB 搭載 RTX 5090 では帯域幅 2 TB/s 水準が視野に入る
GDDR は HBM と比較して基板実装コストが低く、ピーク帯域幅は劣るが普及価格帯の GPU での採用が続く。AMD Infinity Cache と組み合わせて実効帯域幅を補完する設計（RDNA 3/4）が進化している。
HBM — AI アクセラレータ向け超高帯域 DRAM
HBM（High Bandwidth Memory） は DRAM チップを縦に積層（スタック）し、TSV（Through-Silicon Via）で接続することで極太インターフェース幅と超高帯域を実現する 3D DRAM 規格。物理実装（TSV 積層・CoWoS パッケージング）の詳細は semiconductor-interconnect（tech-84）および semiconductor-packaging（tech-94）を参照。本節はメモリ規格としての帯域・容量・世代を扱う。
| 規格 | インターフェース幅 | 帯域幅 | 主な採用例 |
|---|---|---|---|
| HBM2 | 1024 bit | ~256 GB/s/stack | AMD Radeon VII, NVIDIA V100 |
| HBM2E | 1024 bit | ~460 GB/s/stack | NVIDIA A100 |
| HBM3 | 1024 bit | 最大 819 GB/s/stack | NVIDIA H100 |
| HBM3E | 1024 bit | 最大 1.2 TB/s/stack | NVIDIA B200 |
| HBM4 | 2048 bit | 最大 ~2 TB/s/stack | 次世代 GPU（2025 年〜） |
HBM4（JEDEC JESD270-4、2025 年 4 月公開）の主要改善点:
- インターフェース幅を 1024 bit → 2048 bit に拡大（16 チャネル → 32 チャネル、2 疑似チャネル/チャネル）
- ピンレート最大 8 GT/s で ~2 TB/s/stack
- SK Hynix が世界初 12 層 HBM4 を 2025 年 3 月にサンプル出荷、量産 2025 年 H2 予定。仕様比 +25%（実測 10 GT/s）
- Micron が 36 GB 12-high HBM4 を 2025 年 6 月サンプル出荷
- Samsung は大量認定（qual）Q2 2026 目標
- HBM4 は HBM3E 比 60% 超の性能向上が期待される
帯域・容量・電力・コストのトレードオフ
| タイプ | 帯域幅（例） | 最大容量 | 消費電力 | コスト指標 |
|---|---|---|---|---|
| DDR5-8800 | 89.6 GB/s（デュアル ch） | 512 GB/ソケット | 中 | 低 |
| LPDDR6-14400 | ~115 GB/s（推定）[VERIFY] | ~64 GB | 最低 | 低〜中 |
| GDDR7 384 bit | ~1.5 TB/s | ~28 GB | 高 | 中 |
| HBM3E 8 スタック | ~9.6 TB/s | ~288 GB | 最高 | 最高 |
| HBM4 8 スタック | ~16 TB/s（推定）[VERIFY] | >300 GB | 最高 | 最高 |
アンチパターン — よくある設計上の誤判断
| アンチパターン | 解説 |
|---|---|
| 帯域幅のみで選定 | HBM4 は帯域幅で圧倒するが、大容量 KV キャッシュが必要な LLM 推論では DRAM 総量が瓶頸になるケースがある |
| GDDR の容量壁を無視 | ゲーム GPU の GDDR 最大 28 GB 前後では大型モデルのローカル実行が困難 |
| LPDDR6 の対応 SoC 不足を見落とす | 規格公開後、対応 SoC 量産まで 12〜18 ヶ月が典型。即時採用は不可 [VERIFY] |
| HBM を汎用ソケット型と混同 | HBM は MCM パッケージ設計が必要であり、既存 DDR5 DIMM スロットとは根本的に異なる |
2026 年の動向
HBM4 量産本格化（Samsung Q2 2026 qual 完了後）により次世代 AI GPU への搭載が拡大する見通し。LPDDR6 は 2025-07 公開を受けて 2026〜2027 年ハイエンド SoC（スマートフォン・AI PC）へ順次採用。GDDR7 は RTX 50 シリーズで軌道に乗り 2026 年には中価格帯 GPU へも展開が期待される。CXL メモリ拡張による DDR5 容量プーリングはサーバ Memory Wall 問題へのシステムレベルの解として注目される（詳細は memory-system-concepts（tech-111）を参照）。
情報カットオフ ~2025-08 のため、HBM4 量産スケジュール・LPDDR6 採用 SoC の具体名称・DDR6 仕様確定版については 2026-05 時点で外部検証を推奨する。