Semiconductor Packaging（半導体パッケージング）
パッケージング規律・産業層。5機能・レベルL0-3・DIP→SMT→BGA→FOWLP変遷・ワイヤボンド/フリップチップ/ハイブリッドボンディング・OSAT(ASE/Amkor/JCET)・JEDEC信頼性・SiP・PLP。アドバンスドAP物理はtech-84へ委譲。
article technology ja パッケージング規律・産業層。5機能・レベルL0-3・DIP→SMT→BGA→FOWLP変遷・ワイヤボンド/フリップチップ/ハイブリッドボンディング・OSAT(ASE/Amkor/JCET)・JEDEC信頼性・SiP・PLP。アドバンスドAP物理はtech-84へ委譲。Semiconductor Packaging（半導体パッケージング）
本記事は パッケージング規律・産業層 の地図で、ベアダイを実装基板上で動作するモジュールへ仕上げる「アセンブリ & テスト」工程の機能・分類史・インターコネクト・工程・OSAT 産業・信頼性・経済性を扱う。アドバンスドパッケージング（CoWoS/EMIB/Foveros/SoIC/UCIe/HBM/ガラス基板/光 D2D）の物理は tech-84、ファブ製造・歩留まり経済は tech-92、プロセスノード概念は tech-93、演算ユニットは tech-91 へ委譲する。情報カットオフ ~2025-08、confidence: medium 固定（2026-05 時点での外部再検証は未実施）、未確認は [VERIFY]。
なぜパッケージングか — 5 機能とレベルモデル
パッケージングは BEOL 完了後の アセンブリ & テスト 工程の総体。IDM は自社ファブ内 ATM、ファブレス/ファウンドリは OSAT（外注）で実施する。担う 5 機能:
| 機能 | 内容 |
|---|---|
| 電力供給 | VDD/GND の抵抗・インダクタンスを抑え IR ドロップ低減 |
| 熱放散 | Tj を安全範囲に（TIM1→IHS→TIM2→冷却、§6） |
| I/O ファンアウト | ダイパッド ~50–100 µm → BGA ~0.4–1 mm へ |
| 機械的・環境保護 | 湿気・衝撃・腐食からモールド（EMC）で保護 |
| 信頼性 | JEDEC 準拠の温度・湿度・応力試験を満たす（§6） |
レベルモデル: Level 0 = ダイ内 BEOL（tech-84）、Level 1 = 1st-Level Interconnect（ダイ〜パッケージ、§3）、Level 2 = 2nd-Level（パッケージ〜PCB、BGA はんだ）、Level 3 = システム。本記事の主対象は Level 1〜2。
パッケージ分類と歴史的変遷
世代交代は「I/O 増大」と「ピッチ縮小」が一貫した駆動力:
| 世代 | 代表 | 実装 | I/O | ピッチ | 時期 |
|---|---|---|---|---|---|
| Through-hole | DIP, PGA | 挿入 | ~8〜68 | 2.54 mm | 〜1990s |
| SMT 周辺リード | SOIC, QFP, QFN | リフロー | ~20〜300 | 0.4〜1.27 mm | 1980s〜 |
| Area Array | BGA, CSP | ボールアレイ | 300〜数千 | 0.4〜1.27 mm | 1990s〜 |
| FC-BGA | FC-BGA, FC-CSP | C4+アンダーフィル | 数百〜数千 | C4 150–250 µm | 2000s〜 |
| Wafer-Level | WLCSP, FOWLP/InFO | 上面再配線 | 数十〜数百 | 0.35〜0.5 mm | 2010s〜 |
| 2.5D/3D | CoWoS, Foveros, SoIC | Si IP/HB | 数万〜 | <10 µm | 2012s〜 |
駆動要因: SMT 化＝密度/自動実装、Area Array＝I/O 爆発、C4＝電力バンプ面内分散とインダクタンス低減、WLCSP＝極小化（ダイ ≈ パッケージ）、FOWLP＝再配線で I/O 密度維持。FOWLP → 2.5D/3D（チップレット統合）の物理は tech-84 へ委譲。
第一レベルインターコネクト（1st-Level Interconnect）
ダイとパッケージ基板を繋ぐ手法。ピッチ・密度・電気/熱・コストがパッケージ選定の根幹:
| 手法 | ピッチ | 密度 | 電気 | 熱 | コスト | 用途 |
|---|---|---|---|---|---|---|
| Wire Bond Au | 40–100 µm | 低中 | L 高 | 低 | 低 | IC, RF, パワー |
| Wire Bond Cu | 40–80 µm | 低中 | 抵抗低 | 低 | Au の 1/5〜1/10 | Au 代替主流 |
| TAB | 25–100 µm | 中 | フラット | 低 | 中 | LCD ドライバ |
| Flip-chip C4 | 80–250 µm（先端 40–80） | 中高 | L 低・面内分散 | 良 | 中高 | CPU/GPU/ASIC |
| Cu Pillar µbump | 10–40 µm | 高 | 低抵抗・低 L | 良 | 高 | 先端 HPC, 2.5D/3D |
| Cu-Cu Hybrid Bond | <10 µm | 極高 | 最低 L | 非常に良 | 極高（歩留まり） | SoIC, Foveros Direct |
ワイヤボンドはキャピラリーで Au/Cu ボールをパッドに付け基板へアーチ接続。安価・量産性高だが長ループが高インダクタンス・高抵抗で、パッド下限 ~40–50 µm がボトルネック。フリップチップ C4 はダイを反転しバンプ/Cu ピラーで直接接合、RLC に優れるが CTE ミスマッチ緩和のアンダーフィル必須（除去不能ゆえ接合前 KGD が重要）。µbump・Cu-Cu バンプレス積層の物理は tech-84 へ委譲。
アセンブリ & テスト工程フロー
ウェーハファブ完了後の主要ステップ（番号順）:
- バックグラインド: 775 µm → 50–200 µm 薄化（CMP/エッチ、DAF 可）
- ダイシング: Blade / Stealth（レーザ）/ プラズマ
- ダイアタッチ: エポキシ / DAF / Ag シンタリング（パワー向け）
- 第一レベルインターコネクト: Wire Bond または Flip-chip（→リフロー→アンダーフィル）
- モールド: EMC（トランスファーモールド）/ 液状エポキシ（FC 側面）
- ボールアタッチ/リードフィニッシュ: BGA は SAC305、リードは Sn/Ni-Pd-Au
- マーキング: レーザ/インク（ロット・型番）
- 最終テスト: ソケット電気テスト、SoC/メモリは BIST
- バーンイン: 加速試験、125°C / 1.1× Vdd 典型
[VERIFY] - KGD テスト: 3D 積層向け、全数プローブ→良品のみ積層
工程順序はウェーハレベルとダイレベルで異なる:
| 軸 | ダイレベル（PBGA/FC-BGA） | ウェーハレベル（WLCSP/FOWLP） |
|---|---|---|
| ダイシング | アセンブリ後 | アセンブリ後（最後に一括） |
| コスト | ダイ単位処理 | ウェーハ一括（有利） |
| KGD | ダイシング後プローブ | ウェーハ段階 |
| リスク | 損失局所 | 不良が全体に波及 |
EMC は SiO₂ フィラー入りエポキシで CTE ~8–12 ppm/°C [VERIFY]、Si（2.6）・有機基板（14–17）との差が反りの主因（§6）。バーンインは JESD22-A108 準拠だが AI アクセラレータでは省略・短縮トレンド。
OSAT 産業 & エコシステム
ファブレス/ファウンドリはアセンブリを OSAT に外注するが、TSMC 等は高度パッケージング（InFO/CoWoS/SoIC）を自社内製化し OSAT へ圧力。主要プレイヤー（シェアは概算）:
| 社名 | 本社 | 主サービス | シェア概算 [VERIFY] |
|---|---|---|---|
| ASE（含 SPIL） | 台湾 | FC-BGA/FOWLP/SiP/テスト | ~35% [VERIFY] |
| Amkor | 米/アジア | 車載/モバイル/HPC, SiP/WLCSP | ~15% [VERIFY] |
| JCET | 中国 | 低コスト量産 QFN/FC-BGA | ~12% [VERIFY] |
| PTI | 台湾 | メモリパッケージ専門 | ~5% [VERIFY] |
| TongFu | 中国 | AMD GPU/CPU | ~4% [VERIFY] |
| KYEC | 台湾 | テスト専業 | テスト専業 |
TSMC の InFO（2016 iPhone〜）・CoWoS・SoIC はファブ内実施で高付加価値域が移行、OSAT は中下位市場へ圧縮。地政学的にパッケージング能力の ~70〜80% が台湾・中国・韓国集中 [VERIFY]。2022〜2024 の CoWoS 逼迫（物理は tech-84）、米 CHIPS Act のパッケージング支援 [VERIFY]、中国 OSAT の調達制約懸念 [VERIFY] が論点。
マテリアル SC（主要サプライヤ、いずれも [VERIFY]）: EMC＝Sumitomo Bakelite/Shin-Etsu、ボンディングワイヤ＝K&S/Tanaka/Heraeus、リードフレーム＝Mitsui High-tec/SHINKO、アンダーフィル＝Namics/Henkel、AgNP＝Heraeus/Alpha。高度基板の絶縁層 ABF（味の素 ~90% [VERIFY]）とガラスコア代替は tech-84 参照。
熱管理 & 機械的信頼性
熱経路: Tj → TIM1（In-solder/液体金属/グラファイト）→ IHS（Cu+Au コート）→ TIM2（グリス/相変化）→ 冷却。TIM1 が Tj に直結し、In-solder ~50–80、液体金属 ~70、シリコーングリス ~5–15 W/m·K。HBM 積層は ~5–8 W/stack [VERIFY] が狭面積集中で難（→ tech-84）、GB200 級は DLC 前提。
機械信頼性の中心は CTE ミスマッチと反り:
| 材料 | CTE（ppm/°C） |
|---|---|
| Si | 2.6 |
| Cu | 17 |
| 有機基板 | 14–17 |
| EMC | 8–12 [VERIFY] |
| はんだ SAC305 | 22–24 |
冷却時 CTE 差で反り、BGA はんだ寿命に影響。大面積 IP の反り物理は tech-84。対策＝CTE マッチアンダーフィル・スティフナ・低 CTE 樹脂・降温最適化。
JEDEC 信頼性試験:
| 試験 | 規格 | 条件 | 目的 |
|---|---|---|---|
| TC | JESD22-A104 | -40↔+125°C, 1000c | はんだ疲労 |
| HTOL | JESD22-A108 | 125°C/Vmax, 1000h | 内部電気破壊 |
| HAST | JESD22-A110 | 130°C/85%RH/96h | 腐食・デンドライト |
| Drop/Bend | JESD22-B117/B113 | 落下/曲げ | 機械衝撃 |
| MSL | J-STD-020 | MSL1〜6 吸湿 | ポップコーン防止 |
| ELFR | JESD47 | バーンイン後 | 初期故障排除 |
MSL は実務上重要で、吸湿パッケージのリフロー加熱が内部水蒸気圧で「ポップコーン割れ」を起こす（MSL3＝40°C/60%RH で 168h 以内実装）。
経済性と More than Moore
完成デバイスに占めるパッケージング比率は製品で大きく異なる:
| 製品 | 比率概算 [VERIFY] |
|---|---|
| スマホ SoC（InFO） | 3〜8% |
| PC CPU（FC-BGA） | 5〜12% |
| HPC GPU（CoWoS+HBM） | 20〜35% |
| AI アクセラレータ（CoWoS-L+HBM3E×8） | 30〜45% |
| メモリ（単純） | 2〜5% |
AI 時代のコスト逆転: HBM 多スタック + 大面積 IP で装置・材料・設計費が総コストの 1/3〜半分を占め、スケーリングに並ぶ差別化軸に [VERIFY]。これが More than Moore の根拠で、微細化（ムーア則、tech-93）鈍化を Integration が補い、IRDS 重心も 3D/異種統合へ移動。担い手は SiP（System-in-Package）と異種統合——例: NVIDIA Grace Hopper（CPU+GPU を NVLink-C2C 結合）。chiplet break-even・UCIe は tech-84、歩留まり×ダイ面積は tech-92 へ委譲。
2025–2026 フロンティア
Panel-Level Packaging（PLP）: 円形 300 mm ウェーハでなく矩形パネル（例 510×515 mm [VERIFY]）でパッケージング。面積効率 ~706 cm² → ~2,627 cm²（約 3.7× [VERIFY]）。TSMC/Samsung/Fraunhofer IZM/ASE が開発中 [VERIFY]、課題は RDL 精度・全面均一性・反り。先端 Fan-out 中心に 2026〜2028 量産見込み [VERIFY]。
以下は物理を tech-84 に委譲しつつ産業文脈で押さえる動向:
- ガラスコア基板: ABF 依存（味の素 ~90%）脱却手段、SC 多様化のベクトル。物理は tech-84。
- Co-packaged Optics（CPO）: シリコンフォトニクスを同一基板コプレース、光ファイバ結合精度 ±1 µm 以下
[VERIFY]。光 D2D 物理は tech-84。 - AI 向け容量ボトルネック: 2023〜2024 に大面積 IP ライン不足が GPU 出荷を制約
[VERIFY]、TSMC CapEx 増強中（額[VERIFY]）。背景は tech-84。 - ハイブリッドボンディング: 現状 <10 µm、2025〜2027 に <1 µm・D2W 量産目標
[VERIFY]、ボンダは Besi/EVG/Applied[VERIFY]。KGD が D2W の鍵。物理は tech-84。
要確認事項
情報カットオフ ~2025-08、confidence: medium 固定（2026-05 時点で外部再検証は未実施）。本文 [VERIFY] 該当:
- OSAT シェア（ASE ~35%/Amkor ~15%/JCET ~12%）— 年次報告。
- パッケージングコスト比率（特に AI 30〜45%）— TechInsights/Yole。
- 台湾・中国・韓国集中率 ~70〜80% — SEMI/Yole。
- PLP 面積 510×515 mm・3.7× 効率 — Samsung/Fraunhofer IZM。
- PLP 量産 2026〜2028 — 各社ロードマップ。
- EMC CTE 8–12 ppm/°C — Sumitomo Bakelite 等データシート。
- HBM 熱 ~5–8 W/stack — JEDEC/SK Hynix/Samsung。
- バーンイン 125°C/1.1× Vdd/1000h — JESD22-A108 最新版。
- ハイブリッドボンディング <1 µm 2025〜2027 — IMEC/TSMC。
- CPO 光結合精度 ±1 µm 以下 — Ayar Labs/Lightmatter。
- ABF 味の素 ~90% シェア — IBS/TechSearch（tech-84 でも同状態）。
- マテリアルサプライヤ比定（EMC/ワイヤ/リードフレーム/アンダーフィル/AgNP）。
- CHIPS Act パッケージング支援（Amkor 韓国/AZ・TSMC AZ）。