Semiconductor Foundry（半導体ファウンドリ）

本記事は ファブ製造・ビジネスモデル層 の地図。ウェーハからダイを切り出すまでの工程・経済・生態系（fabless/foundry/IDM三者分業・プロセスノード・リソグラフィ・歩留まり・PDK・地政学）を扱う。BEOL配線・BSPDN・CoWoS・UCIeのパッケージング物理は tech-84、CPU/GPU SM・テンソルコアの演算ユニット構造は tech-91、データセンター電力・冷却は tech-90、GPU クラスタ編成は tech-71 へ委譲。情報カットオフ ~2025-08、confidence: medium 固定（2026-05 時点での外部再検証は未実施）。未確認は [VERIFY]。

なぜファウンドリ分業が重要か — 定義とスコープ

半導体ファウンドリは他社設計チップを受託製造する企業・施設を指す。自社チップブランドを持たない専業型をピュアプレイ・ファウンドリと呼び、TSMCが1987年に確立したモデル。

1980年代末、Carver Mead と Lynn Conway が VLSI 設計手法を体系化し「設計と製造を分離できる」枠組みを確立。並行してファブ建設費が急騰し中小 IC メーカーは自社ファブを維持できなくなった。Morris Chang（張忠謀）は「顧客の競合にならない専業製造者」というモデルを提唱、台湾政府出資で TSMC を設立。これが 1990年代の NVIDIA・Qualcomm・ARM 台頭の起点。

ビジネスモデル — プレイヤーと戦略転換

主要ファウンドリ（~2025）:

IDM 2.0: 2021年 Intel が自社ファブを外販する “Intel Foundry Services (IFS)” を設立、2024年に Intel Foundry へ改称・独立会計部門化 [VERIFY]。Samsung はメモリ+ロジックを同一会社内に持つ独自構造。

主要ファブレス顧客: NVIDIA（Hopper/Blackwell → TSMC N4/N3）、Apple（A/M シリーズ → N3/N2）、AMD（Zen 5 → N5/N4）、Qualcomm（Snapdragon → N4）。

プロセスノードと技術スケーリング

「7nm」「3nm」等のノード名称は1990年代以降、マーケティング呼称に過ぎず各社間で直接比較不可。同一番号でもトランジスタ密度・PPA（性能/消費電力/面積）は大きく異なる [VERIFY]。

トランジスタアーキテクチャ進化:

各社ノード呼称対応（概略）:

PPA 各世代目標（前世代比、各社公称値）: 性能 +10〜20%、消費電力 −20〜30%、面積 −15〜30% [VERIFY]。

リソグラフィ — 先端ノードのゲートキーパー

DUV 193i: ArF エキシマレーザー（193nm）＋液浸レンズ（NA ~1.35）。単露光限界（ハーフピッチ ~38nm）を超えるためマルチパタニングを多用: LELE（2重露光）→ SADP（スペーサー自己整合2倍密化）→ SAQP（4倍密化）。SMIC N+2 は EUV 未使用で DUV SAQP により ≈7nm 相当を達成とされる [VERIFY]。

EUV（波長 13.5nm）: プラズマ Sn ターゲットを CO₂ レーザーで叩き生成した光を多層膜ミラー13枚以上で集光。ASML が事実上の独占サプライヤ [VERIFY]。装置価格 ~1.5億ドル/台（0.33 NA 機）[VERIFY]、スループット ~200〜250 wph [VERIFY]。TSMC は N7+（2019年）で部分採用、N5以降は全工程拡大。ペリクル（薄膜保護膜）でマスク汚染を防ぐ。

High-NA EUV（0.55 NA）: ASML EXE:5000 シリーズ、理論解像度 ~8nm HP（0.33 NA の ~13nm HP を超える）。価格 ~3.5〜4億ドル/台 [VERIFY]、スループットは 0.33 NA 機より低い初期段階（~100 wph）[VERIFY]。Intel が 18A 向けに業界初導入とされる [VERIFY]。

EUV 装置はレーザー（Trumpf）・ミラー（Zeiss）など少数サプライヤが独占供給。ASML 以外で同等機を製造できる企業は 2025年時点で存在せず、米 BIS＋オランダ政府の輸出規制で中国向け EUV 輸出は事実上禁止。

ファブ経済と生産能力

先端ファブの設備投資規模（概算）:

ウェーハ単価概算 ASP: 28nm ~$3,000〜5,000、7nm ~$10,000〜12,000、5nm ~$16,000〜18,000、3nm ~$20,000〜25,000、2nm ~$30,000+ [VERIFY]。生産能力は WSPM（ウェーハ枚数/月、300mm）で計測。

先端ノード（5nm以下）でウェーハ製造できる企業は実質3社のみ: TSMC（最大）・Samsung Foundry・Intel Foundry（ランプアップ中）[VERIFY]。GlobalFoundries は 2018年に先端競争から撤退。

先端ファブの資本集約度（設備投資÷売上高）は一般製造業の 10〜20倍。TSMC の年間設備投資は ~300億ドル規模 [VERIFY]。このコスト構造が新規参入の経済的障壁を極めて高くし、3社集中を固定化している。

歩留まりと製造

歩留まり（Yield）= 良品ダイ数 ÷ 総ダイ数。主要モデル:

• ポアソン: Y = exp(−D₀ × A) — D₀：欠陥密度（/cm²）、A：ダイ面積（cm²）
• 負の二項分布（Murphy）: より実測に近い近似

ダイ面積が大きいほど歩留まりは指数的に低下。2nm世代では大型モノリシックダイ（>400mm²）→ 歩留まり30%以下（推定）[VERIFY]、小型チップレット（<100mm²）→ 95%以上（推定）[VERIFY]。N2 のブレークイーブン面積は ~150〜200mm² と推定 [VERIFY]。チップレット分割の経済的動機はここに発する（パッケージング詳細は tech-84 参照）。

製造フロー概略: 設計データ（GDSII/OASIS）受領 → マスク（レチクル）作製 → ウェーハ製造（インゴット→スライス→研磨）→ FEOL（トランジスタ形成：注入・酸化・エピ成長）→ BEOL（配線層形成：Cu ダマシン→多層配線）→ ウェーハ試験 → ダイシング → KGD 選別 → パッケージング（→ tech-84）→ 最終テスト → 出荷。

サイクルタイム: ~60〜90日（先端ノード）[VERIFY]、クリーンルーム: ISO Class 1〜2（先端ファブ）[VERIFY]、プロセス成熟: 量産開始後 6〜18ヶ月で目標歩留まりへ到達が典型 [VERIFY]。

PDK・設計エコシステム

PDK（プロセス設計キット） はファウンドリが設計者に提供するファイル群: 設計ルール（DRC）・デバイスモデル（SPICE）・標準セルライブラリ（タイミング/電力データ付き）・LVS/ERC ルールデッキ・EDAツール向け技術ファイル。通常 NDA 付きクローズド資産。Open-source PDK（Google/SkyWater SKY130 130nm）はその例外。

三者エコシステム:

[ファウンドリ] ──PDK提供──> [EDA ツール] ←── [IP プロバイダ]
                           Synopsys/Cadence/Siemens EDA    Arm/PCIe PHY/SERDES
                                    ↓
                           [ファブレス設計会社]
                           RTL → 論理合成 → 配置配線 → テープアウト

EDA 三強: Synopsys（Design Compiler・IC Compiler・Calibre）、Cadence（Genus・Innovus・Spectre）、Siemens EDA（旧 Mentor Graphics、Calibre DRC・Veloce）。

テープアウト: 設計データをファウンドリへ最終送付する工程。先端ノードのマスクセット費用は数百万〜数千万ドル [VERIFY]。MPW/シャトルサービス: 同一ウェーハ上に複数顧客デザインを混載しコストを分担、スタートアップ・研究機関に低コストのテープアウト機会を提供。

業界構造と地政学

市場シェア（~2024）: TSMC ~60〜65% [VERIFY]（先端では >90% とも）、Samsung Foundry ~10〜15% [VERIFY]、SMIC ~5〜7% [VERIFY]、GlobalFoundries ~6% [VERIFY]、UMC ~6% [VERIFY]。

台湾集中リスク: 世界先端半導体の 50%超が台湾（新竹/台中/台南）で製造される地政学的脆弱性は「シリコンシールド」論を生む [VERIFY]。

各国分散化政策:

• 米国 CHIPS and Science Act (2022): ~527億ドル [VERIFY]。TSMC Arizona (Fab 21、N4→N3→N2、~400億ドル計画）[VERIFY]、Intel Ohio/Arizona ~200億ドル [VERIFY]、Samsung Taylor TX (SF2) [VERIFY]。課題: 建設コスト（米国は台湾比 2〜3倍 [VERIFY]）・熟練工不足。
• EU Chips Act (2023): ~430億ユーロ目標 [VERIFY]。TSMC Dresden (ESMC JV、N28/N16、2027年量産目標）[VERIFY]、Intel Magdeburg (18A予定、2024年一時投資凍結）[VERIFY]。
• 日本: Rapidus（2022年設立、北海道千歳市、IBM提携 2nm目標、2027年量産目標）[VERIFY]、TSMC 熊本 JASM（N12/N16、2024年2月開所、N6/N4 第2ファブ建設中）[VERIFY]、政府補助 ~2兆円規模（合計）[VERIFY]。
• 中国 SMIC: 2022年以降 EUV 輸入事実上禁止、DUV SAQP で N+2（≈7nm相当）を達成 [VERIFY]。Huawei Kirin 9000S が SMIC 製 5/7nm相当とされる（2023年）[VERIFY]。

2025–2026 フロンティア

TSMC N2（GAA ナノシート）: 2025年後半〜2026年量産ランプ目標 [VERIFY]。TSMC 初の GAA 採用（FinFET から移行）。Apple A20/M-series 次世代・NVIDIA 次世代向け。

Intel 18A（RibbonFET + PowerVia）: 2025年量産開始目標 [VERIFY]。PowerVia = BSPDN（裏面電源）の業界初量産化（詳細は tech-84 参照）。顧客獲得状況は未確認 [VERIFY]。

Samsung SF2（GAA nanosheet）: 2nm世代相当、歩留まり改善が課題 [VERIFY]。

High-NA EUV 立ち上がり: Intel 18A 向けに業界初の ASML EXE:5000 を評価・導入中 [VERIFY]。TSMC・Samsung は 2026年以降の量産ノード向けに評価開始 [VERIFY]。1露光で ハーフピッチ ~8nm、マルチパタニング工程削減が狙い。

BSPDN 量産化: Intel 18A（PowerVia）と TSMC A16（Super PowerRail）がほぼ同時期に量産を目指し、BSPDN が「量産ノード標準機能」へ移行しつつある。CFET（nFET/pFET 垂直積層）は IMEC 2022 年デモ、量産は 2030年前後・Intel 14A/TSMC A14 周辺が有力候補 [VERIFY]。

AI需要による先端ノード逼迫: NVIDIA Blackwell/次世代 GPU・Apple SoC・AMD CPU が N3/N2 を奪い合い、AI向け先端ノードの納期長期化（6〜12ヶ月以上）が報告される [VERIFY]。CoWoS キャパシティもボトルネック [VERIFY]。

要確認事項

情報カットオフ ~2025-08、confidence: medium。2026-05 時点で外部検証できていない主要項目（本文 [VERIFY] 該当）:

• 各社ノード別トランジスタ密度の独立比較値（TechInsights等）
• TSMC N2 / Intel 18A 実際の量産開始日・初期歩留まり
• Samsung SF3/SF2 GAA 歩留まり改善進捗
• High-NA EUV スループット最新値・各社評価結果
• ファウンドリ市場シェア（2024〜2025年直近値）
• CHIPS Act 各プロジェクトへの補助金確定額・建設進捗
• ウェーハ単価 ASP（ノード別）最新値
• SMIC N+2 の実際のトランジスタ密度
• Intel Foundry 外部顧客獲得状況・独立子会社化確定状況
• CoWoS WSPM（2025年の実キャパシティ）