Semiconductor Design Flow and EDA

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Created: 2026-06-08 Updated:

RTL→GDSII フロー（論理合成・配置配線・タイミングクロージャ・サインオフ）と EDA ツール景観（Big 3・OSS EDA・AI-in-EDA）を概説。検証・HDL・製造は委譲先へ。

Semiconductor Design Flow and EDA

RTL-to-GDSII フローは、HDL（ tech-105 ）で記述した設計をファウンドリ（ tech-92 ）へ送付可能なレイアウトデータへ変換する工程全体を指す。本記事は設計フローの各ステージとEDA ツール景観を扱う地図層。HDL 文法・検証（UVM / フォーマル / DFT）は tech-107、プロセスノード指標は tech-93、チップレット物理は tech-84、実装ターゲット（ASIC / FPGA）は tech-104 へ委譲。情報カットオフ ~2025-08、confidence: medium 固定（外部再検証は未実施）。未確認項目には [VERIFY] を付与。

RTL-to-GDSII フロー概観

設計フローは「フロントエンド（論理）」と「バックエンド（物理）」に大別される。

フロントエンド

ステージ入出力目的
RTL 設計仕様 → Verilog/SV/VHDL論理動作の記述
機能検証RTL → カバレッジレポート論理的正しさの確認（詳細は tech-107）
論理合成RTL + SDC + .lib → ゲートレベル Netlist標準セルへの変換、PPA 最適化
DFT 挿入Netlist → スキャン対応 Netlist量産テスト用スキャンチェーン埋め込み

バックエンド（Physical Design）

ステージ内容
フロアプランニングブロック配置・電源グリッド・I/O 定義
配置（Placement）標準セルの物理座標決定
CTS（クロックツリー合成）バッファ挿入でクロックスキュー最小化
グローバル → 詳細配線DEF/GDS レベルの配線解決
サインオフ解析タイミング（STA）・物理検証（DRC/LVS）・電力・寄生素子
テープアウトGDSII/OASIS → ファウンドリ提出

タイミングクロージャとサインオフ

**STA（スタティックタイミング解析）**はバックエンドの収束判定の軸。主要概念:

  • Setup / Hold violation: データがクロックエッジに間に合わない / 早く変化しすぎる
  • PVT corner: Process（FF/SS/TT）・Voltage・Temperature の組み合わせで全 corner 合格必須
  • OCV / AOCV / POCV: 同一ダイ内製造ばらつきを反映するデレーティング手法（精度の高い順に POCV > AOCV > OCV）
  • ECO（Engineering Change Order）: サインオフ不合格を最小変更で修正する反復工程

代表ツール: Synopsys PrimeTime（業界標準サインオフ STA）、Cadence Tempus。

物理検証サインオフ

検証種別内容代表ツール
DRC（Design Rule Check）ファウンドリ設計規則への準拠Siemens Calibre、Synopsys ICV
LVS（Layout vs Schematic）レイアウトとネットリストのトポロジ一致Siemens Calibre LVS
RC 寄生素子抽出実配線から抵抗・容量を抽出、SPEF 出力Synopsys StarRC、Cadence QRC
IR Drop / EM 解析電源グリッドの電圧降下と電流劣化Synopsys RedHawk、Cadence Voltus

Siemens Calibre は主要ファウンドリ（TSMC・Samsung・Intel Foundry）が PDK ルールデッキを提供する業界標準 DRC/LVS ツール。

EDA ベンダー景観

EDA 市場は Big 3（Synopsys・Cadence・Siemens EDA）が売上の約 80〜90% [VERIFY] を占める高度寡占市場。市場規模は年間 100 億ドル超 [VERIFY]（2024 年前後）。参入障壁: ファウンドリ PDK 認定に多年の蓄積が必要、ツール間インテグレーションがベンダーロックを形成。

Synopsys 主要ツール: Design Compiler / Fusion Compiler（合成・P&R 統合）、PrimeTime（サインオフ STA）、VCS（シミュレーション）、StarRC（寄生抽出）、RedHawk（電源完全性）、DesignWare IP（PCIe/USB/DDR 等）。AI-EDA として DSO.ai（RL 駆動 PPA 最適化）を提供。Synopsys–Ansys 買収（約 280 億ドル [VERIFY]）は 2024 年発表、規制審査経緯は [VERIFY]。

Cadence 主要ツール: Genus（合成）、Innovus（P&R）、Xcelium（シミュレーション）、Tempus（STA）、Voltus（電源完全性）、JasperGold（フォーマル検証）、Virtuoso Suite（アナログ / AMS 設計）。AI-EDA として Cerebrus（ML + RL フロー自動チューニング）を提供。

Siemens EDA（旧 Mentor Graphics、2017 年 Siemens 傘下）: Calibre nmPlatform（DRC/LVS 業界標準）、Questa（SV/UVM シミュレーション）、Tessent（DFT / ATPG）、Veloce（ハードウェアエミュレーション）。

オープンソース EDA

商用 EDA の代替として学術・スタートアップ向けの OSS エコシステムが形成されている。ただし先端ノード対応・ファウンドリ認定・サポートは商用と比較にならない。

ツール役割
YosysRTL 論理合成（最も成熟した OSS 合成ツール、ASIC/FPGA 両対応）
OpenROADRTL-to-GDSII フロー（配置〜配線〜STA、DARPA 資金、UC サンディエゴ）
OpenLane / OpenLane2OpenROAD ラッパーフロー（efabless 開発・維持、SkyWater 130nm/GF 180nm 対応）
VerilatorC++ コンパイル型高速 RTL シミュレーション（OSS SoC 開発の標準）
KLayoutGDS/OASIS ビューア・DRC スクリプト（高品質・無料）

Google–SkyWater SKY130: 2020 年公開のオープンソース 130nm PDK（Apache 2.0）。OpenLane と組み合わせて GDSII まで無償で生成可能。Tiny Tapeout（efabless 運営の個人向け MPW サービス）と組み合わせてアクセスコストを大幅に低減。

AI・ML in EDA

先進ノード（5nm 以下）で組み合わせ最適化問題が指数的に増大し、AI アシスト最適化が台頭。

  • DSO.ai（Synopsys）: 強化学習（RL）でフロー全体のパラメーターを自動調整。PPA（性能・電力・面積）をヒューリスティック比で改善 [VERIFY]。
  • Cerebrus（Cadence）: ML + RL で Genus/Innovus/Tempus のフローを自動チューニング。
  • Google AlphaChip（旧 RL floorplanning, Nature 2021）: RL エージェントによるフロアプランニング。再現性・手法の優位性については学術的論争が継続 [VERIFY]。
  • LLM 活用: RTL コード生成・UVM テストベンチ生成が研究・製品レベルで進行中 [VERIFY]。
  • クラウド EDA: Pay-per-use モデルで並列サインオフランが可能（Synopsys Cloud、Cadence Cloud Portfolio 等 [VERIFY]）。

要確認事項

情報カットオフ ~2025-08、confidence: medium 固定（外部再検証は 2026-06 時点で未実施）。以下が主な [VERIFY] 項目:

  • Big 3 市場シェア 80〜90%、EDA 市場規模 100 億ドル超（直近調査会社データ要確認）
  • Synopsys–Ansys 買収完了状況・金額
  • DSO.ai / Cerebrus の実績値（PPA 改善率は非公開契約・事例依存）
  • AlphaChip 再現性論争の 2024〜2025 年コンセンサス状況
  • クラウド EDA パートナーシップ契約内容

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