Semiconductor Process Node（半導体プロセスノード）

本記事は プロセスノードの「概念ハブ」。「7nm」「3nm」「2nm」「18A」といったノード名が何を意味する（しない）のか、そして背後のスケーリング則（ムーアの法則・デナードスケーリングと崩壊）を扱う。密度指標（MTr/mm²）・PPA・トランジスタアーキテクチャ（FinFET/GAA/CFET）は tech-95、クロスファウンドリ等価マッピング・ロードマップ・経済学は tech-96 へ委譲。リソグラフィ装置・ファブ設備投資・ウェーハ単価・歩留まり・PDK・地政学は tech-92、BEOL 配線・BSPDN・チップレット 3D 積層は tech-84、CPU/GPU SM・テンソルコアの演算構造は tech-91、データセンター電力・冷却は tech-90 へ委譲。情報カットオフ ~2025-08、confidence: medium 固定（2026-05 時点での外部再検証は未実施）。

ノード名の命名乖離問題 — マーケティングラベル化

「Nnm」というノード名は 1990年代まで MOSFET のゲート長（最小フィーチャーサイズ）に対応していた（Intel 0.25µm のゲート長 ~250nm 等）。しかし 2003年前後（90nm 世代以降）、フォトレジスト解像度・光近接効果補正（OPC）・マルチパタニングの普及で印刷ゲート長がノード番号から乖離。2010年代以降は各社が異なる定義でノード名を商標化したため、「7nm」「5nm」「3nm」はいずれも各社独自のマーケティング呼称となり、実際のゲート長・ピッチ・密度は番号から計算不能になった。決定的な例が Intel で、自社 10nm（2019）が TSMC 7nm（2018）と類似密度を持つと主張し、その後「Intel 10nm → Intel 7」「Intel 7nm → Intel 4」へ改称した（2021年の命名改革、詳細は tech-96）。これにより「Intel の 7 = TSMC の 7」ではないことが公式に明確化された。

クロスファウンドリ比較がノード番号で意味をなさない理由は三つ：ゲート長・フィンピッチ・メタルピッチ（M1）・標準セル高さが各社で異なる／「密度」の定義（論理 vs SRAM ビットセル vs ブレンド）が不統一／パタニング手法（DUV マルチパタニング vs EUV）が異なる。**唯一の有効な比較軸は「トランジスタ密度（MTr/mm²）」**だが、それも測定方法で変動する（詳細は tech-95）。リソグラフィ機器の詳細は tech-92 へ委譲。

スケーリング則 — ムーアの法則・デナードスケーリングと崩壊

ムーアの法則: Gordon Moore は 1965年論文で「チップ上トランジスタ数が 1〜2年で倍増」と観察し、1975年修正で「2年ごと」に落ち着いた（俗称「18ヶ月」は別文脈＝コストあたり演算性能が 18ヶ月で倍）。物理的側面（微細化でトランジスタ数増）と経済的側面（コストあたり演算性能向上）の二面があり、現状（~2025）では物理的倍増は N3→N2→A16 で継続するがペースは鈍化し「3年ごと」相当との観測も多い [VERIFY]。経済的ムーアはさらに鈍化し 2nm 以下で per-transistor コストが上昇に転じている（詳細は tech-96）。

デナードスケーリング: Robert Dennard ら（1974年論文）は、ノードが 1/k に縮小するときゲート長・電源電圧・電流が各 1/k にスケールし、消費電力密度（W/mm²）が一定に保たれ性能（周波数）が線形向上すると示した。これがムーア時代の好循環を支えた。~2005年頃の崩壊: ゲートを薄くするほどリーク電流（サブスレッショルド + ゲート酸化膜トンネル）が指数増大し電源電圧をスケールしきれなくなった（Vth を下げられない）。結果、周波数スケーリングが停止（~4GHz の壁）し電力密度が急増。帰結は マルチコア化へのシフト（2005年頃〜）／ダークシリコン問題（全コア全速動作で TDP 超過）／消費電力削減のノード進化主目的化。

DTCO / STCO: 崩壊後、業界は単純縮小では済まず設計・製造の統合最適化へ移行した。DTCO（Design-Technology Co-Optimization） はプロセス技術と回路設計の同時最適化（例: セル高さ 6T→5T→4T で密度増だがルーティング難易度と性能/リークがトレードオフ）。STCO（System-Technology Co-Optimization） はパッケージ・システム（チップレット分割・3D 積層・HBM）まで含めた最適化。技術単独では達成不能な密度・電力をこれらが補う。BSPDN・CFET・3D 積層の物理詳細は tech-84 へ委譲。

シリーズ構成

本記事（tech-93）は概念ハブ。詳細はシリーズ内の各記事へ委譲：

委譲先（シリーズ外）: tech-92 リソグラフィ/ファブ経済 / tech-84 BEOL・3D積層 / tech-91 演算ユニット / tech-90 DC電力。

要確認事項

情報カットオフ ~2025-08、confidence: medium 固定（2026-05 時点での外部再検証は未実施）。以下は本記事（命名・スケーリング層）に帰属する未検証項目:

• 命名・定義系: Intel 14A の正式技術発表（CFET 採用か）・TSMC A14 ロードマップ開示／業界標準「密度指標」統一の最新動向。
• スケーリング系: 「3年ごと」説の業界コンセンサス状況／DTCO・STCO の定量的な密度寄与。