EDA Tools and Design Flow: RTL to GDSII

EDA ツールと設計フロー：RTL から GDSII まで

EDA（Electronic Design Automation）ツールは半導体チップの設計・検証・製造準備を自動化するソフトウェア群。RTL（レジスタ転送レベル記述）を受け取り、ファウンドリへ送るマスクデータ（GDSII/OASIS）を出力するまでの全プロセスをカバーする。世界 EDA 市場は Synopsys・Cadence・Siemens EDA の 3 社で >90% を占める高度寡占。2025 年以降は AI-EDA と multiphysics 統合が業界構造を変えつつある。

EDA 3 社寡占の市場構造

EDA の世界市場（2024 年、約 $140 億）は 3 社で支配されている。

3 社合計で >90%（2024）。市場参入障壁が高い理由：EDA ツールはプロセスノードに密結合（PDK=Process Design Kit）しており、ファウンドリとの認定プロセスに数年かかる。新規ベンダが TSMC N3 PDK 認定を得るまでの工数は莫大。

Synopsys による Ansys 買収（2025-07-17 完了）： 2024-01-16 発表、$35B。EDA（論理・物理）と multiphysics（構造/熱/電磁気）の統合により「シリコンから基板・筐体まで」の一貫 signoff を可能にする。TAM は$31B と推定。マルチダイ（chiplet）時代に thermal/電磁干渉の signoff 需要が急増しており戦略的意義が大きい。

RTL → GDSII 設計フロー

デジタル ASIC の設計フローは RTL 記述（Verilog/SystemVerilog、tech-105 参照）を起点に以下の段階を踏む。

RTL 設計 (Verilog/SystemVerilog)
   ↓
[1] 論理合成 (Synthesis) — RTL → ゲートネットリスト
   ↓
[2] DFT 挿入 (Design for Test) — スキャンチェーン・MBIST
   ↓
[3] フロアプラン (Floorplan) — ブロック配置・電源網設計
   ↓
[4] 配置 (Placement) — スタンダードセルの座標決定
   ↓
[5] CTS (Clock Tree Synthesis) — クロックバランシング
   ↓
[6] 配線 (Routing) — 金属層での信号・電源配線
   ↓
[7] Signoff — STA / DRC / LVS / IR drop / EM / 寄生抽出
   ↓
GDSII（マスクデータ）→ ファウンドリへ

各段階は反復（ECO: Engineering Change Order）を繰り返しながら収束する。先端ノード（3nm 以降）では 10〜20 ラウンドの ECO が珍しくない。

Synopsys：業界最大手 EDA ベンダ

Synopsys は論理合成〜Signoff の全フローをカバーするフルスタック EDA ポートフォリオを持つ。

主要ツール：

• Design Compiler / Fusion Compiler：論理合成（RTL→ゲートネットリスト）。Fusion Compiler は合成〜配置を融合した次世代版。
• IC Compiler II（ICC2）：配置配線（Place & Route）。TSMC/Samsung 先端ノードで業界標準。
• PrimeTime：STA（スタティックタイミング解析）の事実上の業界標準。全 ASIC 設計がこのツールでタイミング signoff する。
• VCS：RTL/Gate シミュレータ。SystemVerilog/UVM 対応。Synopsys シミュレーション製品の中核。
• Ansys 統合 multiphysics：買収完了後（2025-07-17）、熱・電磁・応力解析を EDA フローに統合。マルチダイ chiplet の thermal signoff が強化。

Synopsys.ai（AI-EDA）：

• DSO.ai（Design Space Optimization）：RL（強化学習）ベースの PPA 自動最適化。5nm チップの設計期間を 6 ヶ月→6 週間に短縮した事例（=75% 削減）、100+ 商用テープアウト実績。生産性 3x 向上 [VERIFY]。
• Synopsys.ai Copilot：生成 AI による設計アシスタント。RTL コード補完・制約記述支援。
• VSO.ai（Verification Space Optimization）：検証フローの AI 最適化。

Cadence：配置配線とアナログ設計の権威

Cadence は IC 設計全体をカバーし、特に配置配線・アナログ回路・システム-IC 分野で強い。

主要ツール：

• Genus：論理合成（Synopsys DC の競合）。
• Innovus：配置配線（ICC2 の競合）。AI Assistant 機能（Innovus+）を搭載。
• Tempus：STA（PrimeTime の競合）。
• Virtuoso：アナログ・混合信号設計の業界標準。カスタムレイアウト・シミュレーション（Spectre）。
• Xcelium：RTL/Gate シミュレータ（VCS の競合）。UVM 完全サポート。
• Palladium：ハードウェアエミュレータ。RTL の10〜100 倍高速シミュレーション（ASIC テープアウト前のシステム検証に使用）。

Cadence AI-EDA（JedAI Platform）：

• Cerebrus：RL ベース設計空間探索。2025-01 にマルチダイ（chiplet）対応。メタデータ活用で PPA 改善 [VERIFY]。
• JedAI：AI コパイロット機能群。Innovus AI Assistant・Helium AI 等を統合。
• ChipStack AI：AI ネイティブな IC 設計プラットフォーム（2025 発表）。

Siemens EDA（旧 Mentor Graphics）：物理検証と DFT の権威

Siemens EDA（2021 年に Siemens AG が Mentor Graphics を完全子会社化、EDA ブランド統合）。DRC/LVS と DFT ツールで業界標準を持つ。

主要ツール：

• Calibre：物理検証（DRC/LVS）の業界標準。ほぼ全ての TSMC/Samsung/Intel ファウンドリ工程で必須使用。DRC（設計ルール違反検査）と LVS（回路 vs レイアウト照合）を実行。
• Questa：機能検証シミュレータ。UVM 完全対応。旧 ModelSim。
• Tessent：DFT（Design for Test）ソリューション。ATPG・MBIST・スキャン圧縮（DFTMax）。業界 DFT シェアで首位。
• Catapult HLS：高位合成（C/C++→RTL）。
• HyperLynx：基板・パッケージ電磁解析（Ansys 買収後は競合関係に）。

Signoff：テープアウト前の最終関門

Signoff とはファウンドリへ GDSII を提出する前に全ての検証基準を通過させるプロセス。

STA（スタティックタイミング解析）： 全パスの最悪ケース遅延を静的に解析。クロック周波数の確認・セットアップ/ホールド違反の検出。PrimeTime が業界標準。プロセスコーナー（SS/FF/TT × 温度/電圧）全てで合格が必要。

DRC（Design Rule Check）： ファウンドリが定義したレイアウトルール（最小配線幅・間隔・ビア規則等）への適合確認。Calibre が業界標準。先端ノード（3nm）では 1000 万行超の設計ルールが存在。

LVS（Layout vs Schematic）： レイアウトから抽出したネットリストが RTL/回路図と一致するかの照合。Calibre NVN が担当。

IR drop / EM（電源解析）： 電源網の電圧降下（IR drop）と電流集中による金属腐食（Electromigration）の検査。PrimeTime Rail Analysis / Voltus（Cadence）。

寄生抽出（RCX）： 配線の寄生容量・抵抗を抽出し、タイミング・電力の最終確認に使用（StarRC / Quantus）。

AI-EDA の現状と2026フロンティア

現状（2025-2026）：

• Synopsys DSO.ai が 100+ テープアウト実績で実用化フェーズに到達。設計期間の大幅短縮（75%）を実証。
• Cadence Cerebrus が chiplet マルチダイ対応を 2025-01 に追加。
• AI によるコンジェスション（配線混雑）予測・タイミング修正提案が標準化されつつある。

2026 フロンティア：

• マルチダイ/Chiplet Signoff：Synopsys（Ansys 統合 multiphysics）と Cadence（Integrity 3D-IC）がマルチダイ thermal/electrical signoff を強化。tech-94（パッケージング）のトレンドと直結。
• 生成 AI Copilot：RTL 生成・制約記述・デバッグ提案の自動化が前線。Synopsys.ai Copilot・Cadence JedAI が市場を牽引。
• LLM ベース ERC/DRC 解釈：設計ルール文書を LLM で自動解釈し Calibre ルールに変換するパイプライン研究 [VERIFY]。

情報カットオフ ~2025-08、confidence: medium 固定。AI-EDA の生産性数値 3x [VERIFY] および LLM ベース ERC 変換 [VERIFY] は 2026-05 時点で外部検証ができていない項目。

アンチパターン早見表