Silicon Implementation Targets: ASIC, FPGA, Custom Silicon, and IP Cores

シリコン実装ターゲット：ASIC・FPGA・カスタムシリコン・IPコア

半導体チップを「どのシリコン形態で実現するか」という選択は、設計コスト・電力効率・量産単価・市場投入速度（TTM）を根本的に左右する。フルカスタムASICは最高効率を誇る一方でNREが数十億円規模に達し、FPGAは再構成可能だが電力・面積でASICに劣る。ハイパースケーラはAI加速のためにカスタムシリコンを垂直統合し、ARM・RISC-Vベースのソフト/ハードIPコアがエコシステムを支える。本記事は設計手法の全スペクトルを俯瞰するマップ層記事である。

実装スペクトル：柔軟性 vs 効率のトレードオフ

シリコン実装形態は「汎用性」と「最適化深度」のトレードオフ軸上に並ぶ。

GPU・CPUは汎用演算ユニット（tech-91参照）として位置づけ、ASIC/FPGAとは設計哲学が異なる。

ASIC：フルカスタムから構造化まで

ASIC（Application-Specific Integrated Circuit） は特定用途向けに設計されたチップで、3種の実装スタイルがある。

• フルカスタム：トランジスタレイアウトを手動最適化。アナログ回路・SRAMセルで多用。最高のPPA（電力・性能・面積）を達成するが設計工数は巨大。
• スタンダードセル：事前特性評価済みセルライブラリ（AND/FF/MUX等）をEDAツールで自動配置配線。デジタルASICの主流。
• 構造化ASIC（Platform ASIC）：一部のコネクションのみカスタム化。NRE削減と性能のバランス。

ASIC経済学の核心は「量産効果」：NRE（マスクセット $1M〜$20M @5nm以降）を十分な量産数で割り算したとき、GPU/FPGAより圧倒的な単価が実現する。AI推論チップ（TPU/Trainium等）はこの論理の産物。

プロセスノード（tech-93参照）との結合が強く、ファウンドリ（tech-92参照）の最先端プロセス（TSMC N3/N2等）でテープアウトすることが多い。

FPGA：フィールドでの再構成可能性

FPGA（Field-Programmable Gate Array） はLUT（ルックアップテーブル）、DSPブロック、BRAM、高速SerDesから構成され、電気的に論理を書き換えられる。

主要ベンダ（2026年時点）：

• AMD（旧Xilinx）：AMD が 2022 年に Xilinx を $35B で買収。Versal（AI Engine付き 7nm）・Alveo（データセンタ加速）・Kria（エッジ）。
• Altera（旧Intel PSG）：Intel が Altera の 51% を Silver Lake へ売却（2025-04 発表、評価 $8.75B）、純粋プレイFPGAベンダとして独立復活。Agilex 9（量産済）・7（Intel 7プロセス）・5（広範供給中）・3（低電力、近日）。
• Lattice Semiconductor：低電力・小型FPGA。エッジ・産業向け。

用途別使い分け：

• プロトタイピング（ASICテープアウト前の動作検証）
• 低・中ボリューム製品（通信装置・医療機器）
• エッジAI推論（再構成可能で最新モデルに対応）
• HPC向けアクセラレータ（HAPS等エミュレーション）

ASICと比較するとクロック周波数・電力効率で劣るが、NRE不要で即座に展開でき、フィールドアップデートが可能な点が独自の価値。

カスタムシリコン：ハイパースケーラの垂直統合

大手クラウドプロバイダとAI企業がASIC設計を内製化し、汎用GPUへの依存を低減する戦略。

AWS：

• Trainium2（Project Rainier）：2025-10 量産開始、Anthropic向け 50 万チップ規模のクラスタ構築。Inferentia3 と並行展開。
• Trainium4：2025-12 発表、late 2026〜2027 展開予定 [VERIFY]。

Google：

• TPU v7 Ironwood（2025-11 発表）：AI 推論特化、Anthropic へ最大 100 万 TPU 規模を提供。

Microsoft：

• Maia（Azure AI 向け）：Azure AI 処理の ~70% は依然 NVIDIA GPU [VERIFY]。

Meta：

• MTIA（Meta Training and Inference Accelerator）：gen 2 稼働中、300〜500 TOPS ロードマップ 〜2027 [VERIFY]。

設計パートナー：

• Broadcom と Marvell がカスタムシリコン設計の主要パートナー。OpenAI が Broadcom と $10B 規模のカスタムチップ契約 [VERIFY]。

カスタムシリコンの経済的根拠：①特定ワークロードへの最適化（汎用GPU比 PUE・TCO改善）、②NVIDIA への依存・コスト削減、③データセンタ全体の垂直統合制御。

IP コア・ライセンスエコシステム

現代のASIC/SoC設計では「車輪の再発明を避ける」ために検証済みIPを購入・ライセンスする。

IPコアの形態：

• Soft IP（RTL）：Verilog/VHDL記述。合成時にターゲットプロセスへ最適化。ポータブルだが最終PPA保証なし。
• Hard IP（GDSII）：特定プロセス向けにレイアウト済み。最高性能だがポータビリティ低。

主要 IP サプライヤ：

• ARM：Cortex-M（組み込み）・Cortex-A（アプリケーション）・Neoverse（サーバ）・Mali GPU。ISA ライセンス + 実装コアの二層ビジネスモデル。スマートフォンの >95% が ARM ISA。
• SiFive（RISC-V）：RISC-V ベースの商用IPコア。P870（高性能）・P550（バランス）。累計 100 億+ コア出荷。$400M 調達、評価$3.65B。500+ 設計採用実績。
• Synopsys DesignWare / Cadence IP：PCIe・USB・DDR・Ethernet PHY 等の標準インタフェース IP。

RISC-V の台頭： RVA23 プロファイル（2024 批准）により RHEL/Ubuntu バイナリ互換が確立。NVIDIA が CUDA を RISC-V に移植（2025-07）、NVLink Fusion との統合。RISC-V Server Platform spec でサーバ市場参入の足場整備。2030 年までに組み込み〜サーバで ~30% シェア予測 [VERIFY]。

実装ターゲット決定フレームワーク

設計判断は以下の 4 軸のマトリクスで行う。

Volume (出荷数)  × Performance (要求帯域・遅延)
TTM (市場投入期限) × NRE 許容範囲

典型的な「ASICにすべきか?」の判断閾値: 量産数 × 部品削減効果 > NRE の場合に投資回収可能。

2026 フロンティア：Chiplet と混載設計

Chiplet/UCIe（Universal Chiplet Interconnect Express） が実装ターゲットの境界を溶かしている。

• ASIC + FPGA 混載 Chiplet：コントロールプレーン FPGA + データプレーン ASIC を一パッケージに統合。遅延と電力を共に改善。
• 3D スタック（HBM + Logic Die）：演算Die の直上に HBM を積層。Bandwidth Wall を解消。tech-94（パッケージング）参照。
• RISC-V ベースのデータセンタ CPU：SiFive P-series + Ventana Veyron 等がクラウド向け ARM 代替を狙う。
• AI 専用 IP コアの普及：Arm Ethos-N NPU・NVIDIA Hopper Tensor Core 設計の IP 化が加速。SoC に推論エンジンを標準搭載。

情報カットオフ ~2025-08、confidence: medium 固定。Chiplet エコシステムの具体的採用数・シェアは 2026-05 時点で外部検証ができていない項目。

アンチパターン早見表