Semiconductor Node Generations and Economics（半導体ノード世代と経済学）
プロセスノードの「世代地図と経済学」層。クロスファウンドリ等価マッピング・Angstrom 時代の命名、2025–2027 ロードマップ・進化ペース鈍化、cost-per-transistor 趨勢・設計コスト・ノード選択の判断軸を扱う。
article technology ja プロセスノードの「世代地図と経済学」層。クロスファウンドリ等価マッピング・Angstrom 時代の命名、2025–2027 ロードマップ・進化ペース鈍化、cost-per-transistor 趨勢・設計コスト・ノード選択の判断軸を扱う。Semiconductor Node Generations and Economics（半導体ノード世代と経済学）
本記事は プロセスノードの「世代地図」と「経済学」 の層。各ファウンドリのノード名は独自ラベルであるため、横断把握に必要なクロスファウンドリ等価マッピングと Angstrom 時代の命名体系、2025–2027 ロードマップと進化ペースの鈍化、そして cost-per-transistor の趨勢・設計コスト・ノード選択の判断軸を扱う。ノード名のマーケティングラベル化問題とスケーリング則は tech-93、密度指標・PPA・トランジスタアーキテクチャは tech-95、リソグラフィ装置・ファブ設備投資・ウェーハ単価は tech-92 へ委譲。情報カットオフ ~2025-08、confidence: medium 固定（2026-05 時点での外部再検証は未実施）。時間感度の高い・未確認の数値には [VERIFY] を付与する。
クロスファウンドリ等価ノードマッピングと Angstrom 時代
ノード名が各社固有ラベルである以上、「同世代」の横断把握には等価マッピングが必要。
Intel のリネーミング（2021）: 命名法を業界アライメントに合わせ一新した。Intel 10nm→Intel 7（2021, Alder Lake、TSMC N7 相当とされた密度）、Intel 7nm→Intel 4（2023, Meteor Lake、EUV 採用）、Intel 7nm Enhanced→Intel 3（2024, Sierra Forest、FinFET 世代の最後）、そして RibbonFET(GAA)+PowerVia(BSPDN)+High-NA EUV の Intel 18A（2025目標）[VERIFY]。
Angstrom（Å）時代: Intel が 2021年に「1.8nm = 18Å」を「18A」と表記したことで「Angstrom 時代」の命名トレンドが生まれた（「1nm=10Å」なので 18A≈1.8nm、14A≈1.4nm）。これも物理ゲート長とは無関係のマーケティング的宣言。Angstrom 世代の概略技術と量産目標 [VERIFY]: Intel 18A（RibbonFET+PowerVia+High-NA EUV, 2025）/ Intel 14A（CFET 検討中, 2027前後）、TSMC N2（GAA+EUV, 2025後半〜2026）/ A16（GAA+Super PowerRail BSPDN+High-NA EUV, 2026）/ A14（CFET 検討, 2028前後）、Samsung SF2（GAA, 2025）/ SF1.4（GAA+BSPDN, 2026〜2027）。
「同世代」の概略マッピング（密度・PPA は独立測定で要確認 [VERIFY]）:
| 概念世代 | TSMC | Samsung | Intel |
|---|---|---|---|
| 7nm | N7/N7+ | SF8T/SF7 | Intel 7（旧 10nm） |
| 5nm | N5/N4/N4P | SF5/SF4 | Intel 4（旧 7nm） |
| 3nm | N3/N3E（FinFET） | SF3（GAA） | Intel 3 |
| 2nm | N2（GAA） | SF2（GAA） | Intel 18A（GAA） |
| ~1.4〜1.8nm | A16/A14 | SF1.4 | 18A/14A |
ファウンドリ別の詳細・顧客獲得状況は tech-92 へ委譲。
ノードロードマップと進化ペース（2025–2027）
各社 ~2025–2027 の量産状況（ノード→量産目標年は前節の表を参照、いずれも [VERIFY]）: TSMC は N3E 量産中・N2 がランプ目標（Apple A20/M-series・NVIDIA 次世代向け）。Intel は Intel 3 量産済み・18A が量産目標。Samsung は SF3/SF3E GAA 量産中（歩留まり改善が継続課題）。Rapidus（日本） は 2nm（IBM ライセンス）を 2027 量産目標（北海道千歳市）で現在はパイロット量産・歩留まりラーニング段階。
進化ペースの鈍化: 歴史的に「2年で1世代」とされたが現在は遅延。3nm→2nm は TSMC N3（2022量産）→N2（2025〜2026）で ≈3〜4年 [VERIFY]、2nm→~1.6nm（A16）は 1〜2年差で追加機能（BSPDN）がメイン変更 [VERIFY]。業界では「真のノード移行は3年以上かかる時代」との認識が広がる [VERIFY]。理由は (1) 物理的限界（リソグラフィ・材料の極限）、(2) マルチパタニング工程の複雑化による歩留まり低下リスク、(3) High-NA EUV など新ツール立ち上がり時間、(4) 設計コスト爆増（次節）。
トランジスタ視点の経済学 — cost-per-transistor・設計コスト・ノード選択
本節はトランジスタ単位のコスト・設計コスト・ノード選択の判断軸を扱う。ファブ設備投資・ウェーハ単価・市場シェアは tech-92 へ委譲。
cost-per-transistor の趨勢: 「同じコストでより多くのトランジスタ＝より多くの機能・性能」という根本命題は先端ノードで崩れつつある。28nm 以前は世代ごとに per-transistor コストが明確に低下、28nm〜10nm では EUV 導入コスト等で鈍化、7nm 以下では横ばい〜上昇に転じたとの報告が多い [VERIFY]。上昇理由: ウェーハ単価が 28nm 比 5〜10倍（3nm 以降、→ tech-92）、密度向上が価格上昇を下回る世代の登場、EUV/High-NA EUV 装置の巨大固定費、マスクセット費用（数百万〜数千万ドル）の分散困難。
設計コストのノード依存性（概略、[VERIFY]）:
| ノード | テープアウト費用 | フル SoC 設計コスト |
|---|---|---|
| 28nm | ~$1〜3M | ~$30〜50M |
| 7nm | ~$10〜30M | ~$150〜300M |
| 5nm | ~$30〜50M | ~$300〜500M |
| 3nm | ~$50〜100M+ | ~$500M〜1B+ |
| 2nm | ~$100M+ | ~$1B+ |
このコスト構造から、先端ノードは大量出荷できる高 ASP 製品（スマートフォン SoC、AI GPU、データセンター CPU）以外には経済合理性がない。
ノード選択のトレードオフ: 「常に最先端へ移行すべき」ではない。最先端が有利な条件: 大量出荷（数千万〜数億個/年）で設計コスト・マスク費を分散できる／消費電力が製品差別化に直結（モバイル SoC・ウェアラブル）／AI GPU で TFLOPS/W・TOPS/mm² が競争優位に直結。成熟ノード（28nm 以上）が合理的な条件: 少量生産・多品種（産業・車載・医療）／アナログ/RF/パワー混載（密度指標のスケーリング不均一性、→ tech-95）／設計コストが面積節約メリットを上回る／マスクセット再使用・既存設計の長寿命運用／ウェーハ単価の低さが利益率に直結。ウェーハ単価・ファブ稼働率の詳細は tech-92 を参照。
要確認事項
情報カットオフ ~2025-08、confidence: medium 固定（2026-05 時点での外部再検証は未実施）。以下は外部再検証が必要な項目（本文 [VERIFY] 該当）:
- ロードマップ系: TSMC N2 量産開始日・A16 スケジュール／Intel 18A 量産開始日・外部顧客獲得／Samsung SF2・SF1.4 歩留まり／Rapidus 2nm パイロット進捗／Intel 14A CFET 採用可否。
- 進化ペース系: 「3年ごと」説の業界コンセンサス状況／各社ノード間移行期間の最新実績。
- コスト系: cost-per-transistor の最新カーブ（7nm 以下で横ばい・上昇への転換点）／3nm・2nm マスクセット費用・SoC 設計コストの最新エスティメート。
- 等価マッピング系: 密度・PPA の独立測定による世代マッピング最新版（各社発表値と乖離があれば）。