Semiconductor Node Metrics（半導体ノード指標）

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Created: 2026-05-30 Updated:

プロセスノードを「測る」層。トランジスタ密度（MTr/mm²）の定義・ファウンドリ別実測値・スケーリング不均一性、PPA（電力/性能/面積）の iso 条件比較、FinFET/GAA/CFET のアーキテクチャとノードの関係を扱う。

Semiconductor Node Metrics（半導体ノード指標）

本記事は プロセスノードを「測る」ための指標層。「7nm」「5nm」などのノード名が無意味化した後に残る唯一の有効な物理比較軸、トランジスタ密度（MTr/mm²）の実測値とその限界、PPA（Power/Performance/Area）の iso 条件比較の方法論、そしてノード選択を左右するトランジスタアーキテクチャの変遷（FinFET/GAA/CFET）を扱う。ノード名のマーケティングラベル化問題とスケーリング則は tech-93、クロスファウンドリ等価マッピング・世代ロードマップ・経済学は tech-96、リソグラフィ装置・ファブ設備投資・歩留まりは tech-92 へ委譲。情報カットオフ ~2025-08、confidence: medium 固定（2026-05 時点での外部再検証は未実施）。時間感度の高い・未確認の数値には [VERIFY] を付与する。

密度指標（MTr/mm²） — 論理/SRAM/アナログのスケーリング不均一

ノード名の無意味化を受け、「本物の」比較に使うべき唯一の物理指標がトランジスタ密度（MTr/mm²）。典型値（概略、独立測定値より、いずれも [VERIFY]）:

ノードファウンドリ密度（MTr/mm²、概略）
28nmTSMC~28
16nm（FinFET）TSMC~60
7nmTSMC N7~91–96
7nmSamsung SF7~95
7nm 相当Intel 10nm~101
5nmTSMC N5~171
3nmTSMC N3~290
3nm（GAA）Samsung SF3~146
2nmTSMC N2（目標）~290–330（推定）

これらは測定方法・対象セルの選択で大きく変動する。Samsung SF3 が TSMC N3 より低密度なのは GAA 移行コストが要因とされる [VERIFY]。統一密度指標の提唱は繰り返されたが業界標準採用には至っていない [VERIFY]。

最も重要なのはスケーリングの不均一性で、チップ上の構成要素は一様に縮小しない：

  • 論理（標準セル）: 積極的にスケール、世代ごと 1.5–2× 密度向上。
  • SRAM（6T ビットセル）: 鈍化。FinFET で困難になり GAA でも停滞 [VERIFY]。結果キャッシュ面積占有率が増す。
  • アナログ/混載信号: ほぼスケールしない（精度・ダイナミックレンジの要求）。
  • I/O・ESD: 論理ほどスケール不可（スタティック電流耐性）。

この不均一性が「数値ほどチップ全体は小さくならない」現象の根本原因で、トランジスタ視点の経済学（tech-96 §経済学）に直結する。製造工程・歩留まり経済は tech-92 へ委譲。

PPA（Power / Performance / Area）

PPA = Power / Performance / Area はノード世代の「純粋な価値」を表す3軸。各社が移行時に必ず公称するがiso 条件（等条件）比較が前提（iso-power = 同じ電力で何%速く / iso-frequency = 同じ周波数で何%省電力。前者はモバイル SoC、後者はサーバー CPU の典型用途）。

各社が「前世代比」で公称する典型値 [VERIFY]：

遷移性能向上(iso-power)電力削減(iso-freq)面積削減
28nm → 16nm（FinFET）+15〜20%−30〜40%−40〜50%
16nm → 7nm+25〜30%−40〜50%−45〜55%
7nm → 5nm+15〜20%−25〜35%−25〜35%
5nm → 3nm+10〜18%−25〜30%−20〜35%
3nm → 2nm（GAA、推定）+10〜15%−25〜30%−15〜25%

これらは「ファウンドリが設計者に示す理論値」で、実チップの実現値はワークロード・設計手法・実装品質に依存する。「シュリンク」では単純改善、DTCO 併用の再設計では更なる改善が可能。GAA 移行（2nm）は性能面で FinFET 比のメリットが限定的との見方もある [VERIFY]。公称値の落とし穴: メーカーは有利な動作点で測定する／先端標準セルを全回路に使えるわけではなくアナログ・I/O・SRAM は別ルール（前節）／STCO（BSPDN・チップレット・パッケージング込み）で初めて次世代の恩恵が最大化される。

トランジスタアーキテクチャとノードの関係

ノードの進化はトランジスタ構造変化と表裏一体。本節はノード選択・コスト・性能との接続関係を扱い、デバイス物理・リソグラフィの深度は tech-92 へ委譲する。

構造量産開始代表ノード
プレーナ MOSFET~1970〜≥28nm 世代
FinFETIntel 22nm(2012)、TSMC 16nm(2015)16/14/10/7/5nm
GAA / ナノシートSamsung SF3(2022)、TSMC N2(2025)、Intel 18A(2025) [VERIFY]3nm〜2nm
CFETIMEC デモ(2022)、量産 2030前後 [VERIFY]Intel 14A / TSMC A14 相当

駆動力: プレーナはゲート長短縮による短チャネル効果が 28nm 前後で実質限界。FinFET はチャネルを鰭状に立て3面をゲートで囲み静電制御を改善し 16nm→5nm の微細化を可能にしたが、フィン幅限界（~5nm 以下で移動度劣化）とリークが 5nm 以下で問題化。GAA ナノシート（Gate-All-Around） はフィンを水平シートに変えゲートで全周を囲み、静電制御改善でリーク削減・シート幅枚数で電流（Ion）調整可能になり 3nm 以下 PPA 改善の主因となった。TSMC は N2（2025量産目標）で FinFET→GAA 初移行、N3/N3E は依然 FinFET [VERIFY]。Samsung は SF3 で業界初 GAA 量産（2022）だが歩留まり課題 [VERIFY]。Intel 18A は RibbonFET（GAA 変種）を PowerVia（BSPDN）と併用 [VERIFY]。次世代 CFET は nFET/pFET 垂直積層で面積 ≥50% 削減（量産 2030年前後）[VERIFY]。

要確認事項

情報カットオフ ~2025-08、confidence: medium 固定（2026-05 時点での外部再検証は未実施）。以下は外部再検証が必要な項目（本文 [VERIFY] 該当）:

  • 密度・スペック系: 各社ノード別トランジスタ密度の独立測定値（密度表の全数値）／TSMC N2・N3・N3E の実測 MTr/mm²／Samsung SF3 の低密度問題の最新状況／SRAM スケーリング停滞の定量エビデンス。
  • PPA 系: GAA 移行（2nm）の FinFET 比メリット限定論の根拠・最新評価／PPA 公称値の独立測定との乖離事例。
  • アーキテクチャ系: TSMC N2 量産開始日・N3/N3E FinFET 維持の公式確認／Samsung SF3 歩留まり改善の最新状況／Intel 18A RibbonFET+PowerVia 量産実績／CFET 量産目標年の更新。

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