Semiconductor Interconnect（半導体インターコネクト）

半導体インターコネクトは トランジスタからパッケージ境界まで の配線・接続技術で、4 階層 (BEOL / D2D / アドバンスドパッケージング / 基板) を積む。ラック・クラスタ層 NVLink/IB/RoCE は tech-82、基盤 tech-71、クラスタ tech-80、GPU API tech-70、観測 tech-83 参照。情報カットオフ ~2025-08、confidence: medium、未確認は [VERIFY]。

なぜ半導体インターコネクトが律速か

RC 遅延 (R×C/単位長) は 7 nm 世代でゲート遅延を超え支配的化、配線がスケーリング主敵となった。I/O 電力壁 (pluggable ~14 W/port [VERIFY]、51.2 Tbps スイッチで 22 kW 級) はパッケージ内通信への移行を強制。チップレット経済学 — 2nm 級で >400 mm² モノリシックは歩留 >30% 損失 (Poisson [VERIFY])、<100 mm² 分割で >95% 回復 — が D2D 帯域・歩留トレードオフを設計パラメータ化、配線・パッケージング・基板が先端ノード同等の重みで扱われる。

Layer 1 — BEOL（Cu ダマシン → Co/Ru 移行 + BSPDN + CFET）

Cu ダマシン は 0.18 µm (1997 IBM) で Al 置換、誘電体 SiO₂→FSG→CDO→多孔質 SiCOH (k≈2.2–2.5)、N3E は M0–M2 ハーフピッチ ~18–22 nm (EUV) [VERIFY]。抵抗壁: Cu バルク 1.7 µΩ·cm でも狭線幅で Fuchs-Sondheimer/Mayadas-Shatzkes により実効値 3–5× 上昇。Co は MFP ~10–12 nm (Cu ~39 nm) で劣化緩、Intel 10nm M0 [VERIFY]。Ru は MFP ~6.7 nm でサブ 5 nm に有利・EM 耐性優位、TSMC N2 Ru ライナーコンタクト [VERIFY]。BSPDN: Intel PowerVia (IEDM 2023、18A 量産 2025、+6% 周波/~5% 面積 [VERIFY])、TSMC Super-PowerRail (A16、2026 量産、+8–10% 性能/−7–10% 電力 [VERIFY])、Samsung BSPDN (SF1.4/SF1 [VERIFY])。電源裏面化により信号リソース増+IR ドロップ改善の代償にテスト/ESD 前提反転 (AP-6/AP-7)。CFET は nFET/pFET 縦積み ≥50% 面積削減狙い、IMEC 2022 デモ、量産 2030 前後 [VERIFY]、IMEC パイロット 2026–2027。MIV はピッチ <100 nm で TSV (~1–10 µm) より 1–2 桁細く真 3D 積層を可能化 [VERIFY]。エアギャップ (k≈1.0) は隣接 Cu 容量削減、Intel 10nm 採用、TSMC N3/N2 拡張 [VERIFY]。EUV 単露光ハーフピッチは 0.33 NA で ~13–14 nm、High-NA 0.55 NA で ~8 nm、最小ピッチ ~28 nm を 2026–2027 想定 [VERIFY]。

Layer 2 — D2D（UCIe / BoW / AIB / HBM / 光）

UCIe 1.0 (2022-03、設立 10 社: Intel/AMD/Arm/Google/Meta/Microsoft/NVIDIA/Qualcomm/Samsung/TSMC) は標準 16 GT/s・2 mm ピッチ ~2 TB/s/mm、アドバンスド 32 GT/s・0.5 mm ピッチ ~10 TB/s/mm [VERIFY]、効率 ~0.5–1 pJ/bit vs µbump SerDes ~5 pJ/bit [VERIFY]。UCIe 1.1 (2023) クラリフィケーション。UCIe 2.0 は 2024-08 アナウンス、ストリーミングプロトコル・管理 IF 追加、~28 GT/s・~23 TB/s/mm 目標 [VERIFY]、批准日未確認。BoW (OCP ODSA) はパラレル CMOS で <1 pJ/bit、UCIe アドバンスド発想元 [VERIFY]。AIB 2.0 (CHIPS Alliance) は 2 Gbps/pin × 96 対、0.5 pJ/bit、Ponte Vecchio [VERIFY]。OpenHBI はドラフト段階 [VERIFY]。HBM: HBM3 (JESD238、1024-bit、6.4 Gbps/pin、819 GB/s/stack 8-Hi、24 GB)、HBM3E (Samsung 9-Hi 36GB ~1.15 TB/s [VERIFY]、SK Hynix 8-Hi 24GB ~1.2 TB/s [VERIFY]、Micron は H200 で出荷)、HBM4 (2026 目標、2048-bit、~2 TB/s/stack [VERIFY]、ベースダイにロジック実装)。XSR SerDes: 112G-XSR (IEEE 802.3df、<50 mm、FEC 不要、~1–2 pJ/bit [VERIFY])、224G-XSR (P802.3dj、2026 シリコン目標 [VERIFY])。光 D2D: Ayar Labs TeraPHY (in-package ~2 Tbps/chiplet、~0.5–1 pJ/bit [VERIFY]、DARPA PIPES)、Lightmatter Passage (光受動クロスバ、sub-100 ns [VERIFY]、本番未確認)、NVIDIA CPO (GTC/OFC 2025 発表 [VERIFY]、量産未確認)。

Layer 3 — アドバンスドパッケージング（CoWoS / EMIB / Foveros / SoIC）

TSMC CoWoS-S (Si インターポーザ、~65nm 級) はレチクル ~800 mm² からスティッチで ~3.3× 拡張、H100/H200 量産、2023–2024 供給の主ボトルネック [VERIFY]。CoWoS-R は有機 RDL で低コスト・低密度。CoWoS-L は RDL+ローカル Si ブリッジ (LSI) ハイブリッド、>3.3× レチクル (2026 で 5.5× [VERIFY])、HBM4 12 スタック想定、NVIDIA GB200/B200 採用見込み。Intel EMIB は組み込み Si ブリッジ (~4×8 mm)、ピッチ ~55 µm (有機 ~130 µm 比) [VERIFY]、Sapphire/Granite Rapids・Ponte Vecchio、EMIB-T 厚膜変種 [VERIFY]。Foveros は µbump 36 µm ピッチ 3D 積層、Lakefield (2019)→Meteor Lake (2023)→Lunar Lake (2024)。Foveros Direct はバンプレス Cu-Cu ハイブリッドボンディングでピッチ ≤10 µm・密度 ~10×・サブ 1 pJ/bit、Arrow Lake/Panther Lake [VERIFY]。Foveros Omni は third-party チップレット mix-and-match 対応 [VERIFY]。Samsung: X-Cube (SRAM-on-logic 7nm EUV [VERIFY])、I-Cube (CoWoS 相当、HBM3 AI [VERIFY])、H-Cube (EMIB 類似、状況未確認)。TSMC SoIC は Cu-Cu ハイブリッドボンディング、SoIC-X (face-to-face、<10 µm) と SoIC-W (wafer-to-wafer)。AMD MI300X = 8× CDNA3 GPU + 4× I/O ダイ SoIC 3D + CoWoS-S 上 HBM3 ×8 (192 GB)、~5.3 TB/s [VERIFY]。MI300A APU は GPU ×3 + Zen4 ×3 同一パッケージ・HBM3 128 GB 共有 [VERIFY]。NVIDIA B200 はデュアル GPC ダイ (~460 mm²) を NV-HBI で 10 TB/s 双方向 (2024 商用最高 [VERIFY])、CoWoS-L + HBM3E ×8。Apple UltraFusion は M2 Max ×2 を 5nm Si ブリッジで結合、~2.5 TB/s・~10,000 信号 [VERIFY]、M3 Ultra も継続。

Layer 4 — 基板（ABF → ガラスコア）と地政学

ABF (Ajinomoto Build-up Film) は高度 BGA/FC の主流ビルドアップ誘電体、味の素 ~90% 集中 [VERIFY]、2021–2022 不足の隠れボトルネック、地政学リスク。ガラスコア基板: Intel 2030 量産目標、tan δ が有機より低く挿入損失減・温度サイクル耐性・<2 µm RDL ピッチ (有機 ~5 µm)、Samsung/TSMC も研究中 [VERIFY]。基板反り: CoWoS-L >3.3× レチクル (~2,500 mm²+) は熱サイクルで >200 µm 反り [VERIFY]、はんだクラック/RDL 割れ (AP-5)。地政学: 米 CHIPS Act (2022、$52.7B) で TSMC AZ (N4/N3/N2、フェーズ 1 2025 [VERIFY])、Intel Magdeburg (2024 一時停止 [VERIFY])、Samsung Taylor TX (SF2 [VERIFY])、Rapidus 北海道 (METI+IBM 2nm、2025 [VERIFY])。EU Chips Act (€43B) で TSMC ドレスデン (ESMC JV、N28/N16 [VERIFY])、欧州 APkg 能力は限定的。米 BIS Entity List + 2022-10/2023-10 更新で高 NA EUV・先端ボンダ・CoWoS 級ツールを中国向け制限、Huawei/CXMT 国産化に制約 [VERIFY]。標準化体: UCIe Consortium (100+ メンバー [VERIFY])、OCP ODSA (BoW)、CHIPS Alliance (AIB)、JEDEC (HBM)、CXL Consortium (tech-82)。

アンチパターン 8 種

• AP-1 [Critical] D2D PHY <100 µm ピッチのクロストーク: ハイブリッドボンディング/Foveros Direct のサブ 50 µm で隣接バンプ容量カップリング顕在、GSG 配置欠落でアイ閉口・干渉。Fix: GSG 割当、差動ルーティング、事前シリコンでピッチ別 EM シミュレーション。
• AP-2 [Critical] HBM 8-Hi+ 熱暴走: HBM3 8-Hi で 5–8 W/stack [VERIFY] が ~10×10 mm² に集中、TSV 経由 ~10% 熱抵抗オーバヘッド、能動液冷 (GB200 NVL72 DLC) 無では JEDEC Tj 逸脱。Fix: TSV 熱シミュレーション、HBM3E 8-Hi+ は強制液冷、HBM Tj 監視。
• AP-3 [High] UCIe プロトコルレイヤ mismatch: PHY 同一だが D2D アダプタが PCIe/CXL/ストリーミングで分岐、異ベンダチップレットが物理接続可能でも論理通信不能。Fix: SoW で D2D アダプタ合意、UCIe 2.0 管理 IF で実行時ネゴ [VERIFY]。
• AP-4 [Critical] KGD 歩留まり崩壊: 3D ハイブリッドボンディング (SoIC/Foveros Direct) は積層後 1 ダイ不良で全スタック廃棄、90% × 4 ダイ ≈ 66%。Fix: ボンディング前 KGD テスト、チップレットバーンイン、微細ピッチ wafer プローブ、10–20% premium 受容。
• AP-5 [High] 大型 CoWoS-L 基板反り: >3.3× レチクル CoWoS-L で熱サイクル中 >200 µm 反り [VERIFY]、はんだ不良/RDL 亀裂。Fix: CTE マッチ underfill、降温プロファイル制御、基板スティフナ、量産前反り規格認定。
• AP-6 [High] BSPDN テスト困難性: 裏面電源レール (PowerVia/SPR) は標準フロントサイドプローブ不可、IR ドロップ検証に専用 e-fuse/テストビア必須、組み込み忘れで原因不明電力障害。Fix: 全テストビークルに BSPDN IR ドロップ計測構造を設計時組込。
• AP-7 [High] BSPDN での ESD パス再解析: 従来 ESD は表面 Vdd/Vss 前提だが BSPDN で裏面移動、ESD 電流経路変化、フロントサイド I/O リングのクランプ放電不全可能性。Fix: BSPDN 構成で完全 ESD 再解析、TCAD で裏面 ESD 電流シミュレーション。
• AP-8 [Medium] マルチスタック CoWoS で HBM PHY トレーニング失敗: 8+ スタックを単一コントローラ PHY で駆動、スタック別・レーン別遅延校正必須、時間不足/固定遅延でフルバンド時リンクエラー。Fix: JEDEC HBM3 準拠トレーニングシーケンス、bring-up 時 >10 ms ウィンドウ割当。

2026 フロンティア

HBM4 量産 (Q4 2025–2026): 2048-bit・~2 TB/s/stack 目標、ベースダイにロジック (電力管理/ECC/圧縮)、SK Hynix/Samsung が NVIDIA B300/次世代 socket 争奪 [VERIFY]。CFET 初回シリコン: TSMC は A14 系で量産 (2030 前後 [VERIFY])、IMEC が TSMC/Samsung/Intel と 2026–2027 パイロット、Samsung SF0.X に投入見込み [VERIFY]。ガラス基板: Intel 2030 量産目標、20+ 層 RDL を <2 µm ピッチ、Samsung APkg TF が 2024 試作 [VERIFY]。CPO 移行: pluggable→near-package→in-package、NVIDIA Spectrum-X 次世代 [VERIFY]、Ayar Labs TeraPHY ハイパスケーラ向け 2025–2026 量産 [VERIFY]。ウェーハスケール統合: Cerebras WSE-3 (2024、4 nm、900K cores、44 GB SRAM、125 PB/s on-chip [VERIFY]) はチップレット不使用で D2D ボトルネック回避、欠陥コア冗長化が代償。UCIe 2.0 ストリーミング: PCIe/CXL を介さず ML データフローを UCIe PHY 上で運搬、AI チップレット分散化の鍵、採用は批准後 [VERIFY]。チップレット break-even: 2nm 級で die >400 mm² は歩留 >30% 損失 (Poisson)、<100 mm² で >95% 回復、break-even は N2 ~200 mm²・A14 ~150 mm² にシフト想定 [VERIFY]。米対中輸出規制: BIS Entity List + 2022-10/2023-10 で高 NA EUV/先端ボンダ/CoWoS 級ツールを中国先端ファブから遮断 [VERIFY]。

要確認事項

情報カットオフ ~2025-08、confidence: medium。2026-05 時点で外部検証できていない項目:

• UCIe 2.0 最終批准日と完全仕様 (2024-08 アナウンスのみ)
• HBM4 帯域 (~2 TB/s/stack は目標) と 2026 量産ランプ
• TSMC CoWoS-L レチクル拡張 (5.5× 2026)
• Intel 18A / TSMC A16 PowerVia/SPR 量産日程
• CFET 初回シリコンデモ (TSMC/Samsung/IMEC) 確定日
• ガラス基板量産 (Intel 2030、Samsung/TSMC ロードマップ)
• AMD MI300X 実測ダイ間帯域 (公称 ~5.3 TB/s)
• NVIDIA Blackwell NV-HBI 10 TB/s (査読外)
• Samsung X-Cube / H-Cube ロードマップ
• CHIPS Act ファブ進捗 (TSMC AZ/Intel Magdeburg/Samsung Taylor/Rapidus)
• BIS 規則最新日付・範囲、UCIe Consortium 現メンバー数
• TSMC N2 Ru ライナーコンタクト・Foveros Direct ピッチ製品別実数