半導体メモリ階層 — レジスタからストレージまでの速度・容量・コストのトレードオフ

半導体メモリ階層（memory hierarchy）とは、レジスタ・キャッシュ（L1/L2/L3）・メインメモリ（DRAM）・ストレージ（SSD/HDD）を、アクセス速度・容量・ビット単価という相反する 3 軸のトレードオフに沿って段階的に配置した設計原則である。CPU に近いほど高速・小容量・高コストになり、遠いほど低速・大容量・低コストになる。本記事はこのピラミッド構造の基本原理と、各階層を支える半導体技術（SRAM の 6T セル、DRAM の 1T1C セル、NAND フラッシュの多値化）を整理し、キャッシュ階層・DRAM 世代・新規不揮発メモリの詳細を扱う関連記事への入口として機能する。情報カットオフ 〜2025-08、confidence: medium 固定。

メモリ階層の基本構造とトレードオフ

コンピュータの記憶装置は、単一の理想的なメモリ（無限に高速・大容量・低コスト）が物理的に実現できないため、複数の技術を階層的に組み合わせて運用される。典型的な階層は、CPU コア内のレジスタ（数十個、~1 サイクルでアクセス可能）を頂点に、L1 キャッシュ（数十 KB、4〜5 サイクル）、L2 キャッシュ（数百 KB〜数 MB、12〜15 サイクル）、L3/LLC（数 MB〜数百 MB、40〜80 サイクル）、メインメモリ DRAM（数十〜数百 GB、~200 サイクル）、そしてストレージ層の SSD（NAND フラッシュ、数万サイクル相当のレイテンシ）・HDD（さらに桁違いに遅い）へと下る。上位ほど高速・小容量・高コスト、下位ほど低速・大容量・低コストという明確な逆相関を持ち、各階層の詳しい設計はキャッシュ階層とローカリティ（tech-108）を参照。

この階層構造が成立する背景には「局所性の原理」がある。プログラムが実行時にアクセスするデータ・命令はランダムではなく偏りがあるため、頻繁に使うデータだけを高速な小容量メモリに置き、稀にしか使わないデータは低速な大容量メモリに置くことで、コスト効率を保ちながら体感速度を最大化できる。この原理の詳細は次節で扱う。

SRAM と DRAM — 揮発性メモリの二大巨頭

CPU レジスタとキャッシュ（L1/L2/L3）は SRAM（Static RAM）で実装される。SRAM の基本セルは 6 個のトランジスタで構成される 6T フリップフロップ回路で、電源が入っている限りリフレッシュ不要でデータを保持し続ける。アクセスはサブナノ秒〜数ナノ秒オーダーとほぼ即座だが、6 トランジスタという回路規模の大きさゆえに面積効率が悪く、ビット単価が高い。そのためチップ上に載せられる容量は数十 MB 程度が実用上の上限となる。

これに対し、メインメモリの DRAM（Dynamic RAM）は 1 個のトランジスタと 1 個のキャパシタ（1T1C）だけでビットを表現する。キャパシタに電荷があるかないかで「1」「0」を保持するため、SRAM よりはるかに小面積・低コストで大容量化できる。ただしキャパシタの電荷はリーク電流により時間とともに失われるため、典型的に 64 ミリ秒以内に全行を再書き込みする「リフレッシュ」動作が常時必要になる（世代別の詳細はメインメモリと DRAM 世代（tech-109）を参照）。SRAM・DRAM いずれも電源を切ると内容が消える「揮発性メモリ」である点は共通している。

アクセスレイテンシのオーダー感で整理すると、レジスタ・SRAM L1 はサブナノ秒〜数ナノ秒、DRAM は数十〜100 ナノ秒程度、NAND フラッシュ SSD は数十〜数百マイクロ秒、HDD の機械的シーク遅延はミリ秒オーダーに達する。この 3〜6 桁にわたるレイテンシの差こそが、メモリ階層設計の根本的な動機である。

キャッシュの仕組みの基礎

キャッシュはメインメモリの一部データを一時的に高速な SRAM に複製することで、平均アクセス時間を短縮する仕組みである。有効に機能する根拠は 2 種類の「局所性」だ。時間局所性は「最近使ったデータは近い将来また使われやすい」という性質、空間局所性は「あるアドレスを使うと隣接アドレスも使われやすい」という性質を指す。空間局所性を活かすため、キャッシュはバイト単位ではなく「キャッシュライン」と呼ばれる固定サイズ（典型的に 64 バイト）の塊単位でデータを読み書きする。

要求したデータがキャッシュ内に存在すれば「ヒット」、存在しなければ「ミス」となり下位階層への参照が発生する。書き込み時の挙動には、キャッシュのみを更新し退避時にメインメモリへ反映する「ライトバック」と、毎回メインメモリにも同時書き込みする「ライトスルー」の 2 方式があり、一般に電力・帯域幅の観点でライトバックが主流である。ヒット率を高く保つための容量設計・アソシエイティビティ・置換ポリシーなど、より踏み込んだキャッシュ設計の詳細はキャッシュ階層とローカリティ（tech-108）に譲る。

NAND フラッシュとストレージ層

DRAM より下位の「ストレージ」層は不揮発性メモリで構成され、電源を切ってもデータが保持される。現在の主流は NAND フラッシュメモリを使う SSD で、フローティングゲート型トランジスタに電荷を蓄積することでビットを記憶する。1 つのセルに何ビットの情報を詰め込むかによって SLC（1 セル 1 ビット）・MLC（1 セル 2 ビット）・TLC（1 セル 3 ビット）・QLC（1 セル 4 ビット）に分類される。多値化が進むほど同じセル数でより多くのデータを記録できビット単価は下がるが、電荷レベルの判別が難しくなるため書き込み速度・耐久性（書き換え可能回数）・データ保持信頼性は低下するというトレードオフがある。SLC はエンタープライズのキャッシュ用途や高耐久が要る領域、QLC は民生用大容量 SSD のようにコスト優先の領域に向く。

NAND フラッシュはページ単位（数 KB）で読み書きする一方、消去はブロック単位（数百 KB〜数 MB）でしか行えない「消去してから書く」制約を持つ。この非対称性のため、SSD コントローラはウェアレベリング（書き込みをセル全体に平準化して寿命を延ばす）やガベージコレクションといった管理機構を内部で実行している。さらに古いストレージ技術である HDD（ハードディスクドライブ）は磁性体を塗布した円盤をモーターで回転させ、磁気ヘッドを機械的に移動させてデータを読み書きするため、NAND フラッシュに比べてシーク遅延が大きく低速だが、記録密度あたりのコストは依然として NAND より低く、大容量アーカイブ用途で使われ続けている。

セル構造の微細化と多値化 — 半導体プロセスとの接点

DRAM の 1T1C セルは、プロセスノードの微細化とともにキャパシタの物理的な面積が縮小し続けてきた。微小な面積でも十分な静電容量を確保するため、キャパシタを基板の縦方向に掘り込む・積み上げるといった立体的な構造の工夫が長年続けられている（微細化の詳細は半導体プロセスノード（tech-93）を参照）。

NAND フラッシュ側では、平面（プレーナ型）構造でのビット密度向上が物理限界に近づいたことを受け、セルを垂直方向に積層する「3D NAND」が主流になった。数十〜100 層を超える積層によって、平面上の微細化に頼らずビット密度を継続的に高めている。多値化（SLC→QLC）と積層数の増加という 2 つの軸を組み合わせることで、NAND フラッシュのビット単価は長期的に下落を続けてきた。

今後の動向 — HBM・CXL・不揮発メモリ

メモリ階層の設計は今も進化を続けている。AI アクセラレータ向けには、DRAM チップを垂直積層し広帯域を実現する HBM（High Bandwidth Memory）がメインメモリと演算ユニットの帯域幅ギャップを埋める役割を担っている。サーバ領域では、PCIe 物理層上に構築される CXL（Compute Express Link）がメモリの拡張・プーリング・共有を可能にし、DRAM とストレージの中間に位置する「弾力的なメモリ層」を実現しつつある（HBM・CXL の詳細はメインメモリと DRAM 世代（tech-109）・メモリシステム概念（tech-111）を参照）。また、MRAM・ReRAM・PCM といった新規不揮発メモリは、SRAM の速さと NAND フラッシュの不揮発性を併せ持つ「理想のメモリ」を目指して研究が続けられているが、2025 年時点では DRAM・NAND フラッシュに対するコスト優位を確立できておらず、市場全体に占める割合はごくわずかにとどまる（詳細は新規・不揮発メモリ技術（tech-110）を参照）。

まとめ

半導体メモリ階層は、レジスタ→キャッシュ（SRAM）→メインメモリ（DRAM）→ストレージ（NAND フラッシュ SSD・HDD）という段階を、アクセス速度・容量・ビット単価のトレードオフに沿って組み合わせた設計原則である。SRAM は 6T セルで高速だが高コスト、DRAM は 1T1C セルで大容量だが揮発性かつリフレッシュが必要、NAND フラッシュは不揮発だが多値化により速度・耐久性を犠牲にして低コスト化を図る、という各階層の技術的な性格を理解しておくと、システム設計やハードウェア選定の判断軸として役立つ。HBM・CXL・新規不揮発メモリといった最新動向は、この基本構造を土台にしつつ階層間の境界を柔軟化する方向で進化している。

情報カットオフ 〜2025-08、confidence: medium 固定。